[发明专利]一种级联半带插值滤波器结构

权利要求书

1.一种级联半带插值滤波器，其特征在于，包括：

串并转换模块，根据输入和输出数据的关系进行串并行转换；

时钟分频模块，由基准时钟通过分频的方法得到多个时钟，为级联结构中的各个环节提供不同频率的时钟；

半带插值滤波器模块，将输入数据进行数字信号处理后输出；

所述半带插值滤波器模块包括延迟模块和数字信号处理模块，输入数据依次经过所述延迟模块和所述数字信号处理模块进行处理，得到4路输出数据；

所述延迟模块按照时钟顺序将输入数据延迟若干个时钟，包括：将序列X(n)延迟m拍得到序列X(n-m)，n为不小于0的整数，m为不小于0的整数；当设计级联半带插值滤波器为2路输入，4路输出时，两路输入为X0和X1；

先在每相邻两项输入的数据间插入0值形成新的数值序列；该数值序列经过延迟模块之后可得到新的序列，即X(n-0)、X(n-1)、X(n-2)、X(n-3)、X(n-4)…，其中，所有奇数项（X(n-2*k-1),k=0,1,2…）均为插值0项，而一路输入X0经过延迟得到X(n-0)、X(n-4)、X(n-8)…X(n-4*k)，另一路输入X1经过延迟得到X(n-2)、X(n-6)、X(n-10)…X(n-4*k+2)，k=1,2…；

所述数字信号处理模块包括加法器、乘法器、求和运算模块和数据溢出处理模块；

当滤波器所有参数共为N(N=4*i+3，i=0,1,2…)个时，根据半带插值滤波系数的关系可知，所有系数关于中间系数对称，因此所述加法器将系数相同的两项进行加法计算，即add₁= X(n-0) + X(n-N-1)、add₂ = X(n-2) + X(n-N-2)…，共需计算（N+1）/4次；

所述乘法器根据所述加法器计算的结果，再与半带插值滤波器的系数C_i(i=1,2…)做乘法计算得到该项的值，即mul₁= C₁ * add₁、mul₂ = C₂ * add₂…、mul_(N+1)/2 = C_(N+1)/2 * X(n-(N+1)/2)，共需计算（N+1）/4+1次；

所述求和运算模块是根据所述乘法器所计算的结果，对所有项进行求和计算得到半带插值滤波后的结果，即sum = mul₁+mul₂+…+mul_((N+1)/2)；

所述数据溢出处理模块对数据计算、截位过程中存在的数据溢出进行处理，当定义输入输出bits为M位的数据[M-1:0]时，经过数字信号处理模块进行有符号数计算后得到bits为（M+1）位的数据[M:0]，需要对数据进行溢出处理，处理方法为：针对最高位符号位和次最高位符号位将数据分为四种情况：当[M:M-1]=2’b10时，数据发生了负溢出，从负的满量程反转到正数，出现错误，因此需处理为负的最大值；

当[M:M-1]= 2’b01时，数据发生了正溢出，从正的满量程反转到负数，出现错误，因此需处理为正的最大值；

当[M:M-1]=2’b00或2’b11时，输出数据的两位符号位相同即并未发生溢出，因此只需对其进行截取[M-1:0]位即可。

2.如权利要求1所述的级联半带插值滤波器，其特征在于，所述串并转换模块对输入的2路数据串并转换后得到4路输出。

3.如权利要求1所述的级联半带插值滤波器，其特征在于，所述时钟分频模块由一个基准时钟通过数字分频的方法得到2、4、8和16分频的时钟。