[发明专利]一种级联半带插值滤波器结构

说明书

本发明公开一种级联半带插值滤波器结构，属于大规模数字集成电路领域，包括串并转换模块、时钟分频模块和半带插值滤波器模块。串并转换模块根据输入和输出数据的关系进行串并行转换；时钟分频模块由基准时钟通过分频的方法得到多个时钟，为级联结构中的各个环节提供不同频率的时钟；半带插值滤波器模块将输入数据进行数字信号处理后输出。

技术领域

本发明涉及大规模数字集成电路技术领域，特别涉及一种级联半带插值滤波器结构。

背景技术

DUC(Digital Up Converter，数字上变频器)是软件无线电中发射机的核心部分，它的基本功能将基带信号其上变频到载波频率上，再经过发射天线发射出去。

目前使用较多的方法是半带插值滤波器，其最大的特点是通过半带滤波器有一半的系数为0，可以减少一半的计算量；半带插值滤波器进行采样率的变换是数字上变频的关键技术之一。此外，对低采样率的基带信号直接模拟采样会带来较大的量化误差，因此运用半带插值滤波器的方法可以降低模拟滤波器设计的难度，此外，运用级联半带插值的方法将低速的基带信号转换为高速的数字数据流，便于实现且成本较低，在雷达发射系统中有着举足轻重的地位。

发明内容

本发明的目的在于提供一种级联半带插值滤波器结构，为高速DUC中插值滤波器的设计提供一种高速高精度且面积相对较小的解决方案。

为解决上述技术问题，本发明提供了一种级联半带插值滤波器结构，包括：

串并转换模块，根据输入和输出数据的关系进行串并行转换；

时钟分频模块，由基准时钟通过分频的方法得到多个时钟，为级联结构中的各个环节提供不同频率的时钟；

半带插值滤波器模块，将输入数据进行数字信号处理后输出。

可选的，所述串并转换模块对输入的2路数据串并转换后得到4路输出。

可选的，所述时钟分频模块由一个基准时钟通过数字分频的方法得到2、4、8和16分频的时钟。

可选的，所述半带插值滤波器模块包括延迟模块和数字信号处理模块，输入数据依次经过所述延迟模块和所述数字信号处理模块进行处理，得到4路输出数据。

可选的，所述延迟模块按照时钟顺序将输入数据延迟若干个时钟，包括：

将序列X(n)延迟k拍得到序列X(n-k)；当设计级联半带插值滤波器结构为2路输入，4路输出时，两路输入为X0和X1；

先在每相邻两项输入的数据间插入0值形成新的数值序列；该数值序列经过延迟模块之后可得到新的序列，即X(n-0)、X(n-1)、X(n-2)、X(n-3)、X(n-4)…，其中，所有奇数项(X(n-2*k-1),k＝0,1,2…)均为插值0项，而一路输入X0经过延迟得到X(n-0)、X(n-4)、X(n-8)…X(n-4*k)，另一路输入X1经过延迟得到X(n-2)、X(n-6)、X(n-10)…X(n-4*k+2)，k＝1,2…。

可选的，所述数字信号处理模块包括加法器、乘法器、求和运算模块和溢出处理模块。

可选的，当滤波器所有参数共为N(N＝4*i+3，i＝0,1,2…)个时，根据半带插值滤波系数的关系可知，所有系数关于中间系数对称，因此所述加法器将系数相同的两相进行加法计算，即add₁＝X(n-0)+X(n-N-1)、add₂＝X(n-2)+X(n-N-2)…，共需计算(N+1)/4次。