[发明专利]半导体结构及其形成方法

说明书

本申请提供一种半导体结构及其形成方法，所述形成方法包括：提供衬底，所述衬底包括第一晶体管和第二晶体管，所述第一晶体管包括第一金属栅结构，所述第二晶体管包括第二金属栅结构，所述第一金属栅结构和所述第二金属栅结构之间形成有第一介质层；在第一金属栅结构、第二金属栅结构及第一介质层的表面形成第二介质层；刻蚀第二介质层，形成开口，开口暴露第一介质层的表面、第一金属栅结构和第二金属栅结构的部分表面；在开口中形成金属连接层，金属连接层连接第一金属栅结构和第二金属栅结构。本申请技术方案的半导体结构及其形成方法能够解决两个共用金属栅极的晶体管间阈值电压相互影响的问题。

技术领域

本申请涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术

两端口静态随机存储器(2P-SRAM)在具有6个晶体管的单口静态随机存储器的基础上增加了一个读端口用来控制数据的读取，避免和写操作产生冲突，因此稳定性得到提升。部分类型2P-SRAM读端口由两个低阈值电压的晶体管组成，分别为读下拉晶体管(RPD)和读传输栅晶体管(RPG)，其中RPD与下拉晶体管(PD)的栅极相连，但栅极功函数的不同导致了边界效应，两个共用金属栅极的晶体管阈值电压相互影响，使得远离与靠近读端口的两个下拉晶体管阈值电压出现较大的差异。

在之前的技术节点中，由于特征尺寸较大，RPD和PD共栅晶体管相距较远，因此影响比较小。而随着制程工艺不断微缩至14nm及以下，SRAM的密度越来越高，在先进制程中RPD和PD共栅晶体管的距离也变得更小，因此功函数不同导致的阈值电压影响也越来越严重。

发明内容

本申请解决的技术问题是因两个功函数不同的晶体管共用金属栅极，而导致这两个晶体管的阈值电压相互影响。

为解决上述技术问题，本申请提供了一种半导体结构的形成方法，包括：

提供半导体衬底，所述半导体衬底包括第一晶体管和第二晶体管，所述第一晶体管包括第一金属栅结构，所述第二晶体管包括第二金属栅结构，所述第一金属栅结构和所述第二金属栅结构之间形成有第一介质层；

在所述第一金属栅结构、所述第二金属栅结构及所述第一介质层的表面形成第二介质层；

刻蚀所述第二介质层，形成开口，所述开口暴露所述第一介质层的表面、所述第一金属栅结构和所述第二金属栅结构的部分表面；

在所述开口中形成金属连接层，所述金属连接层连接所述第一金属栅结构和所述第二金属栅结构。

在本申请实施例中，形成所述衬底的工艺包括：提供半导体衬底，所述半导体衬底包括第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管共用一伪栅结构；刻蚀所述伪栅结构，形成相互不连接的第一伪栅结构和第二伪栅结构在所述第一伪栅结构和所述第二伪栅结构之间形成第一介质层，且所述第一介质层的表面和所述第一伪栅结构、所述第二伪栅结构的顶面共面；去除所述第一伪栅结构和所述第二伪栅结构，并在相应位置分别形成第一金属栅结构和第二金属栅结构。

在本申请实施例中，形成所述衬底的工艺包括：提供半导体衬底，所述半导体衬底包括第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管共用一金属栅结构；刻蚀所述金属栅结构，形成相互不连接的第一金属栅结构和第二金属栅结构；在所述第一金属栅结构和第二金属栅结构之间形成第一介质层，且所述第一介质层的表面和所述第一金属栅结构、第二金属栅结构的顶面共面。

在本申请实施例中，所述第一金属栅结构包括第一栅介电层，所述第二金属栅结构包括第二栅介电层，所述第一栅介电层和所述第二栅介电层的厚度不同，所述第一栅介电层和所述第二栅介电层的表面包括金属栅。

在本申请实施例中，所述金属栅和所述金属连接层的材料包括钨、镍或钛中的至少一种。

在本申请实施例中，所述第二介质层为叠层结构，其中最底层的介质层与所述第一介质层的材料不同。