[发明专利]验证方法

说明书

本发明在此提出一种验证方法，验证方法包括：对包括多个电路单元的电路布局进行电压降分析而产生包括对应电路单元的每一者的多个分析数值的分析结果；根据电路单元的每一者对应的分析数值，判断电路布局中的第一电路单元发生电压降违例的原因；以及根据第一电路单元对应的分析数值，修正电路布局。由此，分析电压降违例的原因所需的时间得以大幅的减短。

技术领域

本发明有关于一种验证方法，特别有关于一种用以验证电路布局的电压降的验证方法。

背景技术

晶片签核(signoff)时不仅静态时序分析(STA)要满足设计要求，电压降(IRdrop)也要满足设计要求。由于实际的系统电源要经过印刷电路板(PCB)以及封装而至晶片表面的凸块(bump)后，再经由与凸块接触的焊垫以及晶片内部的电源网(power mesh)才能到达晶体管进行供电，在这一系列电源分配网络上会产生系统电源平面噪声以及通路电压降。

经过电压降后，晶片上各处电路单元所接收的电压会产生较大的差异，进而导致电路单元的延迟时间与硅前验证(pre-silicon)过程中出现差异，而使整体电路无法达到预期效能。此外，在晶片签核时需保证电压降也满足设计要求，而不同的电路设计厂商的电压降的标准可能会有差异。因此，电压降签核并非为最终目的，而是用以保证晶片性能以及良率的手段。

发明内容

本发明在此提出用以验证电路布局的电压降的验证方法。当验证方法判断电路布局的局部电流过高时，可选择增加电路单元的间距，或者优化电路设计而降低翻转密度。当验证方法判断电路单元的尺寸过大时，可禁用大尺寸的电路单元类型，以防止电路单元的电流过大。当验证方法判断电源网络不够强壮时，可补强电源网络而使最短供电路径的电阻值得以降低。

有鉴于此，本发明提出一种验证方法，包括对一电路布局进行一电压降分析而产生一分析结果，其中上述电路布局包括多个电路单元，上述分析结果包括与上述多个电路单元分别对应的多个分析数值；根据上述电路单元的每一者对应的上述分析数值，判断上述电路布局中的一第一电路单元发生电压降违例的原因；以及根据上述第一电路单元对应的上述分析数值，修正上述电路布局。

根据本发明的一实施例，验证方法还包括根据上述分析结果，将上述电路单元的每一者与对应的上述分析数值组成一键值对。

根据本发明的一实施例，对应上述电路单元的每一者的上述分析数值包括一X轴坐标、一Y轴坐标、一电路单元类型、一供应电压最小阻抗路径电阻值、一接地最小阻抗路径电阻值、一输入脚位最大翻转密度、一输出脚位总翻转密度以及一电路单元总功率。

根据本发明的一实施例，根据上述第一电路单元对应的分析数值修正电路布局的步骤还包括当判断上述第一电路单元对应的上述供应电压最小阻抗路径电阻值及/或上述接地最小阻抗路径电阻值超出一平均值的一既定比例时，补强上述电路布局的一供电网络，其中上述供应电压最小阻抗路径电阻值为一供应电压供电至上述第一电路单元的最短路径的电阻值，上述接地最小阻抗路径电阻值为上述第一电路单元至一接地端的最短路径的电阻值。

根据本发明的一实施例，根据上述第一电路单元对应的分析数值修正电路布局的步骤还包括当判断上述第一电路单元对应的上述输入脚位最大翻转密度及/或上述输出脚位总翻转密度超过一临限值时，降低对应的上述电路单元的翻转密度，其中上述输入脚位最大翻转密度为上述第一电路单元的所有输入脚位于一秒内的最大翻转次数，上述输出脚位总翻转密度为上述第一电路单元的所有输出脚位于一秒内的翻转次数之和，其中降低对应的上述电路单元的翻转密度可通过降低上述电路单元的输入脚位最大翻转密度和/或升高该电路单元的输出脚位总翻转密度。

根据本发明的一实施例，根据上述第一电路单元对应的分析数值修正电路布局的步骤还包括当根据上述电路单元类型而判断上述第一电路单元的尺寸大于一常规值且判断上述第一电路单元对应的上述电路单元总功率超过一临限值时，禁用上述第一电路单元对应的上述电路单元类型。