[发明专利]一种SiC MOSFET器件元胞及其制造方法

说明书

本发明公开了一种SiC MOSFET器件元胞及其制造方法，针对槽栅SiC MOSFET槽栅底部的电场屏蔽区接地效果不佳从而限制芯片面积，增大动态损耗以及体二极管导通压降大，反向恢复电荷大的缺点，提出一种直接接地的埋层电场屏蔽区技术方案。该发明更有效地对槽栅氧化层形成电场保护，并且通过集成低漏电的反并联肖特基二极管实现低反向导通压降。

技术领域

本发明属于功率半导体技术领域，涉及高压半导体器件，具体涉及一种SiCMOSFET器件元胞及其制造方法。

背景技术

SiC器件作为三代半导体器件，其固有的物理性质使其非常适合高频、高功率等应用。其临界击穿电场约3e6 V/cm,从而导致耐压时槽栅氧化层电场过高，栅氧可靠性严重不足。所以，在SiC MOSFET器件元胞设计中，必须考虑对沟道氧化层的电场保护，避免栅氧化层长期暴露于强电场下出现可靠性问题。目前，最常见有效的方法是在槽栅底部设置一个接地的P型电场屏蔽区。通常，该电场屏蔽区通过结终端接地，从元胞区到终端区的距离随着芯片电流增大而增加，由此带来的长距离的P型电场屏蔽区的分布电阻增加，从而导致接地效果变差，最终将导致MOSFET动态电阻增加，动态损耗增加。所以，该方案将限制单芯片电流大小。

此外，碳化硅材料大的禁带宽度决定了其制作的MOSFET自身集成的反并联PN结续流二极管固有导通压降约为3V，其导通损耗过高。所以，在同一芯片内集成低导通压降的反并联肖特基二极管Schottky Barrier Diode：SBD成为SiC MOSFET器件元胞的一个重要发展方向。通常，SBD需要设置额外的P型电场屏蔽区来保护肖特基结以防止势垒降低导致泄漏电流急剧增大。额外的电场保护占用沟道面积，使得沟道密度降低、器件电阻增大。

发明内容

针对现有技术中的上述不足，本发明提供的一种SiC MOSFET器件元胞及其制造方法。本发明在实现最大的沟道密度情况下，同时集成了低导通压降的、低泄漏电流的反并联肖特基二极管，并且对栅氧化层以及肖特基结形成了非常好的电场保护。

为了达到上述发明目的，本发明采用的技术方案为：一种SiC MOSFET器件元胞，包括：半导体第一主表面和半导体第二主表面、设置于第一主表面和第二主表面之间的N-耐压层、N型缓冲层、重掺杂N型衬底、两个P型电场屏蔽层、N型层、N型外延层、栅氧化层、多晶硅栅、金属栅电极、两个P型体区、两个N+源极区、两个肖特基金属区、设置于第一主表面上的两个源极金属和设置于第二主表面的漏极金属；

所述重掺杂N型衬底与第二主表面固定连接；所述N型缓冲层位于重掺杂N型衬底的上表面；所述耐压层位于N型缓冲层的上表面；所述两个P型电场屏蔽区分别位于耐压层的部分上表面；所述N型层位于所述两个P型电场屏蔽区之间；所述N型外延层设置于所述P型电场屏蔽区和所述N型层上表面；从第一主表面到半导体内的N型外延层内设置有一个槽，用于制作槽栅；所述槽不与所述P型电场屏蔽层以及N型层接触；所述槽由槽壁栅氧化层和槽内填充重掺杂多晶硅栅构成；所述槽的两侧槽壁外的半导体内各分别设置了一个P型体区；所述两个P型体区位于N型外延层上表面并且与槽壁接触；所述两个P型体区上表面和第一主表面之间分别设置有两个N+源极区；所述两个N+源极区与槽壁接触，且每一个N+源极区上均覆盖了一个源极金属；所述多晶硅栅上覆盖有金属栅电极；每一个所述肖特基金属区均与一个源极金属接触；

所述两个肖特基金属区分别位于所述槽两侧并且从第一主表面贯穿进入半导体体内，其深入半导体的距离大于槽底距第一主表面的距离，并且各自与槽两侧的一个N+源极区、一个P型体区、N型外延层、N型层和一个P型电场屏蔽层分别接触；所述每一个肖特基金属区和N型外延层接触的界面形成N型肖特基接触，即肖特基结界面；

所述两个P型电场屏蔽区分别位于槽中心的垂直于第一主表面的中心线两侧，并且各自从槽两侧的肖特基结界面向槽的中心方向延伸w的距离，其掺杂浓度在1×10¹⁸cm^-3以上，其中，距离w0.5um；