[发明专利]静电放电保护结构及其制作方法

说明书

本发明提供一种静电放电保护结构及其制作方法，静电放电保护结构包括中心区域及环绕所述中心区域的边缘区域，其中，中心区域包括掺杂浓度较大的阱，从而可降低中心区域的MOS晶体管的衬底电阻，以减小中心区域的MOS晶体管及边缘区域的MOS晶体管的衬底电阻差，以提高中心区域的MOS晶体管的导通电压，有效缓解中心区域的MOS晶体管过早的导通，降低静电放电保护结构失效的概率，以提高静电放电保护结构的可靠性。

技术领域

本发明属于半导体集成电路领域，涉及一种静电放电保护结构及其制作方法。

背景技术

静电放电(Electro-Static discharge，简称ESD)是一种电荷的快速中和过程。由于ESD电压很高，ESD会给集成电路带来破坏性的后果，造成集成电路的失效。目前，各类集成电路广泛应用于各种电器及领域之中，而每年因ESD造成的集成电路的损坏，而引起的经济损失非常严重，为了降低由ESD带来的损失，集成电路的ESD防护能力已是目前芯片设计时必须考虑的问题。

高压器件的输入输出焊盘(IO PAD)通常由高压NMOS进行保护，采用栅极接地NMOS(Grounded-Gate NMOS，简称GGNMOS)或者栅极耦合NMOS(Gate-Couple NMOS，简称GCNMOS)结构。

为了增加器件的ESD防护能力，一般会通过利用多个高压NMOS导通来释放ESD电流。现在普遍采用多指交叉并联结构(multi-finger)，随着插指数量(通常与NMOS管的数量对应)增多，会导致每个插指之间的均匀开启变得很困难，由于中心插指距离外面的衬底接触非常远，其他插指距离外面的衬底接触比较近，这导致内部中心插指具有最大的衬底电阻，而其他插指的衬底电阻较小，尤其是靠近衬底接触的插指的衬底电阻非常小，因此多插指结构不可避免的使得位于中心位置的插指的衬底电阻比位于边缘的插指的衬底电阻大很多。由于NMOS ESD器件，其泄放ESD电流是由内部寄生的双极结型NPN晶体管(BJT)导通释放，因此衬底电阻越大，越容易导通放电(根据V＝I*R，R越大，越容易达到开启电压)，结果造成只有中心的插指导通放电，而其他插指很难导通放电，最终中心插指被烧毁，导致ESD器件失效。

因此，如何提供一种新的静电放电保护结构及其制作方法，以克服上述问题，成为本领域技术人员亟待解决的一个技术问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种静电放电保护结构及其制作方法，用于解决现有技术中静电放电保护结构容易导致ESD器件失效的问题，以提高静电放电保护结构的可靠性。

为实现上述目的及其他相关目的，本发明提供一种静电放电保护结构，包括：

第一导电类型衬底，所述第一导电类型衬底包括中心区域和环绕所述中心区域的边缘区域；

第一导电类型阱，所述第一导电类型阱嵌设于所述中心区域，且所述第一导电类型阱的掺杂浓度大于所述第一导电类型衬底；

多个并联连接的MOS晶体管，所述MOS晶体管包括位于所述第一导电类型阱上的第一MOS晶体管，以及位于所述边缘区域的第二MOS晶体管；

第一导电类型衬底接触部，所述第一导电类型衬底接触部环绕所述边缘区域。

可选地，所述中心区域的横截面积与所述边缘区域的横截面积的比值包括1/9～3/2。

可选地，所述静电放电保护结构还包括第二导电类型保护环，所述第二导电类型保护环环绕所述边缘区域，并位于所述第一导电类型衬底接触部外围。

可选地，所述MOS晶体管包括栅极接地MOS晶体管及栅极耦合MOS晶体管中的至少一种。

可选地，所述边缘区域还嵌设有第二导电类型掺杂区，且所述第二导电类型掺杂区的掺杂浓度小于所述MOS晶体管中的源漏极掺杂浓度。