[发明专利]一种GPU加速计算的集成电路静态时序分析方法有效
申请号: | 202011143632.5 | 申请日: | 2020-10-23 |
公开(公告)号: | CN112257364B | 公开(公告)日: | 2022-05-20 |
发明(设计)人: | 郭资政;黃琮蔚;林亦波 | 申请(专利权)人: | 北京大学 |
主分类号: | G06F30/3315 | 分类号: | G06F30/3315;G06F115/10 |
代理公司: | 北京万象新悦知识产权代理有限公司 11360 | 代理人: | 黄凤茹 |
地址: | 100871*** | 国省代码: | 北京;11 |
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摘要: | |||
搜索关键词: | 一种 gpu 加速 计算 集成电路 静态 时序 分析 方法 | ||
1.一种GPU加速计算的集成电路静态时序分析方法,其特征是,包括:计算RC时延和进行延迟更新;进行延迟更新包括电路结构图分层预处理和延迟传播;
将集成电路的每个线网表示为一棵有根树,通过在有根树上进行多轮动态规划计算得到集成电路的RC时延;所述有根树的节点为布线的管脚和中间的转折点;边表示节点之间的互连;父节点驱动子节点传播信号;树上的边和节点处设有当前线网的物理属性和规格;
在计算RC时延时,将有根树扁平化并将有根树上的节点从属关系用父节点指针表示,并通过物理属性信息在所述有根树上递归定义进行多轮动态规划计算线网的延迟,即集成电路的RC时延;
将输入电路信息表示为电路结构图,电路结构图中节点为电路的管脚,有向边表示两个管脚之间信号传送的时延,有向边包括线网边和标准组件边;对电路结构图进行扁平化,将电路结构图中的边关系表示为压缩邻接表形式,并设计电路结构图上的拓扑排序算法,完成有向无环图的分层;
在电路结构图的分层图上完成延迟更新,有向边中的标准组件边引入的延迟用二维线性插值计算,线网的延迟由RC时延计算步骤在有根树上递归计算;
通过设计集成电路的静态时序分析的GPU算法,包括RC时延计算、电路结构图分层预处理和延迟传播,使得CPU-GPU计算任务的时间合并;所述GPU算法符合单指令多线程体系结构。
2.如权利要求1所述GPU加速计算的集成电路静态时序分析方法,其特征是,进行多轮动态规划计算线网的延迟包括如下步骤:
A1.通过一次广度优先搜索,将输入的电路结构图中每一个线网的有根树转化为一个节点顺序的数组;数组中节点出现的顺序满足每个父节点出现在它的所有子节点之前;
A2.在节点顺序的数组上进行动态规划的更新操作,具体是:
分别针对最大延迟/高电平、最小延迟/高电平、最大延迟/低电平、最小延迟/低电平四种情况下计算RC时延所需要的数据进行内存排布,在内存中依元素顺序交错存放,使得相邻四个GPU线程在访问一块内存区域后便可得到计算四种情况所需的数据,减小了流处理器访问显存的开销;
根据动态规划的递归计算方向,计算载荷的GPU算法是,从后往前扫描节点顺序数组,每个节点更新其父节点,完成动态规划递推式自下而上的更新;计算延迟的GPU算法是,从前往后扫描节点顺序数组,每个节点从其父节点处取得自己的值,完成动态规划递推式自上而下的更新;重复四次,分别针对最大延迟/高电平、最小延迟/高电平、最大延迟/低电平、最小延迟/低电平四种情况,完成布线延迟计算,得到集成电路的RC时延。
3.如权利要求2所述GPU加速计算的集成电路静态时序分析方法,其特征是,设定节点已经按照遍历序排好了顺序,计算载荷的GPU算法具体从右向左枚举节点的遍历序,将父节点的load值load[parent[i]]每次由一个子节点的load值load[i]累加更新;其中,load值为载荷值;定义parent[i]表示任意节点i的父节点;load[i]表示节点i的载荷。
4.如权利要求2所述GPU加速计算的集成电路静态时序分析方法,其特征是,计算延迟的GPU算法具体是:子节点的延迟delay[i]由父节点的延迟delay[parent[i]]和父亲边的贡献load[i]*R[parent[i],i]计算得到,其中R表示边的电阻值。
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