[发明专利]一种GPU加速计算的集成电路静态时序分析方法

说明书

本发明公布了一种GPU加速计算的集成电路静态时序分析方法，包括：计算RC时延和进行延迟更新；将输入电路信息表示为电路结构图，对电路结构图进行扁平化，将电路结构图中的边关系表示为父结点指针或压缩邻接表形式，并设计电路结构图上的动态规划和拓扑排序算法，设计集成电路的静态时序分析的GPU算法；GPU算法符合单指令多线程体系结构，使得CPU‑GPU计算任务的时间合并。采用本发明提供的技术方案，能够降低集成电路静态时序分析的成本，进而提升时序驱动的芯片设计自动化算法的性能。

技术领域

本发明属于集成电路设计自动化领域，涉及一种GPU加速计算的集成电路静态时序分析方法，具体涉及对集成电路后端设计中静态时序分析过程中的算法步骤的并行化处理并使用GPU进行加速计算的方法。

背景技术

在时序逻辑芯片设计中，每到时钟上升沿，集成电路中的寄存器会寄存输入端的数据，寄存器的输出端和下一个计算步骤的寄存器的输入端之间由组合逻辑相连。依规格不同，寄存器对输入端的数据准备时间提出了要求，在时钟上升沿到来以前一段时间，输入端的数据要保持稳定；在时钟上升沿到来以后，输入端的数据仍要保留一段时间不变，也就是寄存器之间的组合逻辑不可以过快，也不可以过慢。对时序的违反将会导致芯片工作不稳定或运算结果出现错误。因而，在集成电路设计自动化中，对电路进行时序分析，对保证芯片设计的正确性、提高芯片的工作效率至关重要。

静态时序分析，就是依照简化的组件和布线的延迟模型进行时序分析，避免每次都对电路进行详细的模拟，因而可以在较短的时间内完成。常用的布线延迟模型有Elmore延迟模型、低阶Pi模型等；常用的组件延迟模型有非线性延迟模型、CCS模型等。

时序分析通常会被放到设计自动化步骤(比如布局和布线)的内层循环中作为优化的目标，因而会被大量多次运行，而对于超大规模集成电路，其基本元件个数通常为千万级别，这使得静态时序分析步骤占用了大量时间，成为了设计自动化步骤中的一个瓶颈，因而，如何加速这一步骤的运行，就成为了一个亟待解决的问题。

传统的静态时序分析加速方法存在以下不足之处：

(1)传统的静态时序分析加速主要依托于CPU，通过设计多线程的算法在多核CPU上运行来加速。但是此类方法受制于CPU上线程切换的巨大开销，以及线程之间不协同、不规则的计算模式，其加速效果在8～16核时就会饱和，无法利用更多的核心做到更大的加速比。

(2)传统的依托GPU的静态时序分析加速方法，只对时序分析步骤中的“延迟传播”步骤进行了加速设计，而另外的步骤如“RC时延计算”和“电路结构图分层预处理”占用整个时序分析流程时间的大部分，这些步骤仍然在CPU上运行，并没有为之设计高效的GPU算法。

(3)针对已经在GPU上运行的“延迟传播”步骤，考虑到在CPU和GPU之间进行数据格式转换，以及主存和显存之间数据拷贝的时间，传统的加速工作并不能够显著的提供性能的提升，有时性能甚至有所下降。比如Murray等人发表在FPT上的工作显示，单独考虑核心计算时间，GPU上运行的“延迟传播”计算时间相比CPU上有6.2倍的加速，但CPU和GPU之间数据拷贝的时间是不能省略的，加上这部分开销以后，GPU反而比CPU慢了一些。

综上所述，现有的静态时序分析加速方法受制于CPU多线程的缺点，没有充分利用GPU的硬件加速潜力，缺乏对整个时序分析过程的全流程加速能力，从而并不能达到很好的性能提升。

发明内容

针对上述现有技术存在的不足，本发明提供了一种GPU加速计算的集成电路静态时序分析方法，针对集成电路静态时序分析的整个流程中的每个步骤都提供了并行化加速方案。