[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，形成方法包括：提供基底，基底包括相间隔的第一区域和第二区域，位于第一区域的堆叠结构作为第一堆叠结构，位于第二区域的堆叠结构作为第二堆叠结构；形成保形覆盖第一堆叠结构、第二堆叠结构，且包围第一堆叠结构和第二堆叠结构之间间隔区域的第一介电层，在第一堆叠结构和第二堆叠结构之间形成空气墙；在第一堆叠结构和第二堆叠结构背离所述空气墙的一侧形成第二介电层。本申请实施例，形成介电墙的过程中，第一堆叠结构和第二堆叠结构远离介电墙一侧的第一介电层和第二介电层，能够给第一堆叠结构和第二堆叠结构提供支撑，使得第一堆叠结构和第二堆叠结构的形貌质量好，有利于提高半导体结构的电学性能。

技术领域

本申请实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。

因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如纳米线晶体管。纳米线晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，纳米线晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。

为了进一步提高半导体结构的集成度，提出了叉型栅极晶体管(Forksheet)，其是FinFET和纳米线晶体管之后的选择，其因复杂的双边鳍状结构用介电墙(wall)隔开。

发明内容

本申请实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的电学性能。

为解决上述问题，本申请实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括相间隔的第一区域和第二区域，所述基底包括衬底和多个分立于所述衬底上的堆叠结构，位于所述第一区域的所述堆叠结构作为第一堆叠结构，位于所述第二区域的所述堆叠结构作为第二堆叠结构；形成保形覆盖所述第一堆叠结构、第二堆叠结构，且包围所述第一堆叠结构和第二堆叠结构之间间隔区域的第一介电层，在所述第一堆叠结构和第二堆叠结构之间形成空气墙；形成所述空气墙后，在所述第一堆叠结构和第二堆叠结构背离所述空气墙的一侧形成第二介电层；去除所述空气墙顶部的所述第一介电层；去除所述空气墙顶部的所述第一介电层后，在所述第一堆叠结构和第二堆叠结构之间的所述间隔区域中形成介电墙。

可选的，采用等离子体化学气相沉积工艺形成所述第一介电层。

可选的，形成所述第一介电层的步骤中，所述第一介电层的厚度为2纳米至100纳米。

可选的，所述第一介电层的材料包括：氧化硅。

可选的，以平行于所述衬底表面，且垂直于所述堆叠结构的延伸方向为横向，提供基底的步骤中，所述第一堆叠结构和第二堆叠结构之间的间隔区域的横向尺寸为3纳米至30纳米。

可选的，采用流动性化学气相沉积工艺形成所述第二介电层。

可选的，所述第二介电层的材料包括：氧化硅。

可选的，去除所述空气墙顶部的所述第一介电层的步骤包括：对所述空气墙顶部的所述第一介电层进行平坦化处理。

可选的，所述平坦化工艺包括化学机械研磨工艺。

可选的，去除所述空气墙顶部的所述第一介电层的步骤包括：采用干法刻蚀工艺刻蚀所述空气墙顶部的所述第一介电层。

可选的，所述介电墙的材料包括：氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。