[发明专利]隔离结构的制作方法、DAC器件及其制作方法

说明书

本发明提供一种隔离结构的制作方法、DAC器件及其制作方法。所述隔离结构的制作方法包括：采用干法刻蚀工艺在基底上形成第一沟槽；采用湿法刻蚀工艺，继续刻蚀基底，使第一沟槽在基底表面以下的范围增大而得到第二沟槽，第二沟槽的底面宽度大于开口宽度；再在第二沟槽中填充隔离介质以形成多个隔离结构，隔离结构的上表面宽度小于下表面宽度。由于隔离结构的上表面宽度小于下表面宽度，可以增大隔离结构间有源区的有效长度，有助于提高器件的集成密度和相邻有源区间的隔离效果。所述DAC器件及其制作方法中，DAC器件的基底中形成有多个隔离结构，部分隔离结构隔离高压区和低压区，所述隔离结构采用了上述隔离结构的制作方法形成。

技术领域

本发明涉及半导体技术领域，特别涉及一种隔离结构的制作方法以及一种DAC器件及其制作方法。

背景技术

目前半导体制作工艺中，常采用隔离结构（如STI）限定出有源区的范围，并在有源区形成器件的关键组件。但是，随着半导体先进制程的发展，集成电路中器件的尺寸越来越小，由于相邻有源区间的隔离出现问题而导致器件性能下降甚至失效的概率越来越高，例如在一些静态随机存取储存器（SRAM）和高压器件（如数据转换器（DAC device））中，通过注入工艺分别在两个相邻有源区形成P阱和N阱，这两个有源区之间设置了纵截面为上宽下窄形状的隔离区，但是，由于隔离区的可靠性差，该P阱和N阱之间容易被击穿。

现有隔离结构设计还存在其它问题。图1为一种DAC器件的剖面示意图。如图1所示，在一DAC器件中，所述基底100包括高压区100a和低压区100b，且基底100上形成有隔离结构105，高压区100a和低压区100b之间通过所述隔离结构105隔离，且所述高压区100a和所述低压区100b内也可以由所述隔离结构105限定出两个以上的有源（AA）区，如在高压区100a的基底100中形成了相互隔离的高压N阱1001（High Voltage N well）和高压P阱1002（High Voltage P well），在低压区100b的基底100中形成了相互隔离的低压N阱1003（LowVoltage N well）和低压P阱1004（Low Voltage P well）。

图1中隔离结构105的纵截面形状为上宽下窄的倒梯形。其中，隔离结构105的顶部宽度较大，导致基底100表面的有源区范围减小，这会降低基底100上器件的集成密度。另外，由于隔离结构105的底部宽度较小，隔离结构105间的阱区与其下方的衬底正对的面积较大，这容易使器件中产生较为明显的浮体效应（body effect），而浮体效应会影响器件阈值电压（Vt）的值，改变电路特性，进而影响器件性能。

发明内容

为了改进隔离结构设计，提升包含隔离结构的半导体器件的性能，本发明提供一种隔离结构的制作方法、DAC器件及其制作方法。

本发明提供的隔离结构的制作方法包括：

提供一基底，在所述基底上形成图形化的硬掩模层；

执行干法刻蚀工艺，以所述图形化的硬掩模层为掩模，刻蚀所述基底，在所述基底中形成多个第一沟槽，所述第一沟槽的底面宽度小于开口宽度；

执行湿法刻蚀工艺，继续刻蚀所述基底，使所述第一沟槽在基底表面以下的范围增大而得到第二沟槽，所述第二沟槽的底面宽度大于开口宽度；以及在所述第二沟槽内填充隔离介质，以在所述基底中形成多个隔离结构，所述隔离结构的上表面宽度小于下表面宽度。

可选的，在执行所述干法刻蚀工艺后、执行所述湿法刻蚀工艺前，所述制作方法包括：

在所述基底上形成保护层，所述保护层覆盖所述第一沟槽的内表面；

去除所述第一沟槽底表面上的所述保护层，并保留所述第一沟槽开口处的所述保护层。

可选的，在所述基底上形成所述保护层采用氮化工艺，所述保护层的材料为氮化硅。