[发明专利]分栅快闪存储器及其制备方法

说明书

本发明提供一种分栅快闪存储器及其制备方法。所述分栅快闪存储器包括：衬底，所述衬底上形成有浮栅层。控制栅结构，所述控制栅结构包括第一L型部分和第二L型部分，第一L型部分和第二L型部分相对且间隔覆盖于浮栅上；且在控制栅结构的顶表面上覆盖有金属硅化层。设置在控制栅结构和浮栅层两侧的字线栅。以及，擦除栅，所述擦除栅贯穿控制栅结构和浮栅层。其中，第一L型部分和第二L型部分设置于擦除栅两侧。因此，本发明通过设置控制栅结构，不仅提高编程效率，还在擦除时，通过对控制栅结构施加一定的负电压，以降低擦除栅的电压，便于电路设计。且通过金属硅化层直接将控制栅结构接出，以降低器件中电阻电容的传输延迟，进而提高器件性能。

技术领域

本发明涉及半导体制造技术领域，特别涉及一种分栅快闪存储器及其制备方法。

背景技术

快闪存储器为一种非易失性存储器，其运作原理是通过改变晶体管或存储单元的临界电压来控制门极通道的开关以达到存储数据的目的，使存储在存储器中的数据不会因电源中断而消失。如今快闪存储器己经占据了非挥发性半导体存储器的大部分市场份额，成为发展最快的非挥发性半导体存储器。其中，快闪存储器主要分为为分栅结构和叠栅结构。相比叠栅快闪存储器，分栅快闪存储器编程效率较高，且擦除栅的结构可以避免过擦除。故目前分栅快闪存储器被广泛应用于手机，笔记本，掌上电脑和U盘等移动和通讯设备中。

然而，随着半导体器件的快速发展，对分栅快闪存储器编程效率的要求也越来越高。现有的提高分栅快闪存储器效率的方法是增加源极与浮栅的耦合面积，以使浮栅与源极的耦合率也相应提高。在进行编程操作时，由于耦合率高，浮栅上产生较高的耦合电压，更多热电子被吸引到浮栅上，从而提高了对浮栅的编程效率。但这种改善方式不仅会导致整体的器件结构增大，还会增大在器件进行擦除时所需的擦除电压，增加器件功耗。

因此，需要一种新的分栅快闪存储器，具有较低的擦除电压，不仅能够降低器件功耗，还能够提高编程效率。

发明内容

本发明的目的在于提供一种分栅快闪存储器及其制备方法，以解决擦除电压较高和编程效率低中的至少一个问题。

为解决上述技术问题，本发明提供一种分栅快闪存储器，包括：

一衬底，所述衬底上形成有浮栅层；

一控制栅结构，所述控制栅结构包括第一L型部分和第二L型部分，所述第一L型部分和所述第二L型部分相对且间隔覆盖于所述浮栅上；

一金属硅化层，所述金属硅化层覆盖所述控制栅结构的顶表面；

一擦除栅，所述擦除栅贯穿所述控制栅结构和所述浮栅层；其中，所述第一L型部分和所述第二L型部分设置于所述擦除栅两侧；

一字线栅，所述字线栅设置于所述控制栅结构和所述浮栅层两侧。

可选的，在所述的分栅快闪存储器中，所述分栅快闪存储器还包括第一侧墙和第二侧墙；其中，所述第一侧墙覆盖所述第一L型部分和所述第二L型部分的第一侧面；所述第二侧墙覆盖所述第一侧墙表面、部分所述控制栅结构以及所述浮栅层的第一侧面。

可选的，在所述的分栅快闪存储器中，，所述分栅快闪存储器还包括第三侧墙，所述第三侧墙覆盖所述控制栅结构的第二侧面以及所述浮栅层的第二侧面。

可选的，在所述的分栅快闪存储器中，所述字线栅覆盖所述第三侧墙的侧壁。

可选的，在所述的分栅快闪存储器中，所述分栅快闪存储器还包括源极和漏极；所述源极位于与所述擦除栅相对的所述衬底内，所述漏极位于所述字线栅侧边的所述衬底内。

可选的，在所述的分栅快闪存储器中，所述分栅快闪存储器还包括ONO膜层和第一氧化层，所述ONO膜层形成于所述浮栅层和所述控制栅结构之间，所述第一氧化层形成于所述浮栅层和所述衬底之间。