[发明专利]半导体器件及其制造方法

说明书

本发明提供了一种半导体器件及其制造方法，包括：基底；若干沟槽，形成于基底中；栅极结构，位于每个沟槽中，包括屏蔽栅多晶硅层、栅极多晶硅层、第一氧化层、第二氧化层及隔离侧墙，第一氧化层覆盖沟槽的内壁，屏蔽栅多晶硅层位于第一氧化层上并填充沟槽，第一氧化层的顶部低于沟槽的顶部，以使沟槽的侧壁与屏蔽栅多晶硅层之间形成第一开口，第二氧化层覆盖基底的表面及第一开口的内壁且显露出第一氧化层的顶部，栅极多晶硅层位于第一氧化层上并填充第一开口的部分深度，隔离侧墙位于栅极多晶硅层上并覆盖第一开口的侧壁上的第二氧化层。本发明改善了栅极氧化层的缺陷和离子注入工艺引起的半导体器件的阈值电压下降的问题。

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制造方法。

背景技术

在沟槽型半导体器件中通常在沟槽中形成栅极，并在栅极的侧边形成源极，栅极与源极通过栅极氧化层进行隔离，栅极氧化层的品质决定了该器件的阈值电压(ThresholdVoltage)及相关特性，最终影响器件的稳定性。

然而在栅极多晶硅层刻蚀中，由于刻蚀工艺制程会使栅极多晶硅层的刻蚀程度不一致，当栅极多晶硅层的刻蚀严重时，栅多晶硅层的顶部将进一步接近阱区即更靠近沟道；后续的栅极氧化层刻蚀也会使栅极多晶硅层顶部与栅极氧化层的夹角处过蚀严重。

在后续的离子注入工艺中，会对栅极氧化层进一步形成破坏，导致栅极氧化层产生缺陷，并且由于栅多晶硅层的顶部更靠近沟道，所注入离子易通过栅极氧化层散射进入沟道，最终导致半导体器件的阈值电压下降。因此需要能够改善因栅极氧化层的缺陷和离子注入工艺引起的半导体器件的阈值电压下降问题的器件和方法。

发明内容

本发明的目的在于提供一种半导体器件及其制造方法，以改善因栅极氧化层的缺陷和离子注入工艺引起的半导体器件的阈值电压下降的问题。

为了达到上述目的，本发明提供了一种半导体器件，包括：

基底；

若干沟槽，形成于所述基底中；

栅极结构，位于每个所述沟槽中，包括屏蔽栅多晶硅层、栅极多晶硅层、第一氧化层、第二氧化层及隔离侧墙，所述第一氧化层覆盖所述沟槽的内壁，所述屏蔽栅多晶硅层位于所述第一氧化层上并填充所述沟槽，所述第一氧化层的顶部低于所述沟槽的顶部，以使所述沟槽的侧壁与所述屏蔽栅多晶硅层之间形成第一开口，所述第二氧化层覆盖所述基底的表面及所述第一开口的内壁且显露出所述第一氧化层的顶部，所述栅极多晶硅层位于所述第一氧化层上并填充所述第一开口的部分深度，所述隔离侧墙位于所述栅极多晶硅层上并覆盖所述第一开口的侧壁上的第二氧化层。

可选的，所述基底包括衬底及位于所述衬底上的外延层，所述沟槽位于所述外延层中，所述栅极结构两侧的外延层中形成有源区和阱区，所述源区位于所述阱区的表面上方，所述衬底的背面形成有漏区。

可选的，所述第二氧化层上还形成有第三氧化层，所述第三氧化层中具有第二开口、第三开口及第四开口，所述第二开口显露出所述栅极多晶硅层的至少部分顶面，所述第三开口显露出所述屏蔽栅多晶硅层的至少部分顶面，所述第四开口延伸至所述阱区中；

以及，所述第三氧化层上形成有正面金属层，所述正面金属层覆盖所述第三氧化层并填充所述第二开口、所述第三开口及所述第四开口，以与所述栅极多晶硅层、所述屏蔽栅多晶硅层、所述源区及所述阱区电性连接；

在所述漏区的背面形成有背面金属层，所述背面金属层与所述漏区电性连接。

可选的，若干所述沟槽的深度及宽度均相同且沿同一方向延伸。

可选的，所述屏蔽栅多晶硅层的顶部与所述沟槽的顶部齐平。

可选的，所述隔离侧墙的材质包括氮化物或氧化物。

可选的，所述半导体器件为沟槽型场效应晶体管。