[发明专利]基于BCH并行算法和LDPC算法的纠错电路及方法

权利要求书

1.一种基于BCH并行算法和LDPC算法的纠错电路，其特征在于，所述纠错电路包括BCH并行算法电路、LDPC算法电路和模式配置电路，其中，

所述BCH并行算法电路，用于并行处理编译码操作过程和数据传输过程；

所述LDPC算法电路，用于对数据进行LDPC编译码；

所述模式配置电路，用于配置通过所述BCH并行算法电路和/或所述LDPC算法电路进行纠错。

2.根据权利要求1所述的电路，其特征在于，所述BCH并行算法电路包括编码模块、译码模块、纠错控制模块和自动重写模块，其中，

所述编码模块，用于并行处理编码操作过程和NAND flash存储器的写数据操作过程；

所述译码模块，用于并行处理译码操作过程和数据传输过程；

所述纠错控制模块，用于对数据编译码操作过程进行纠错控制；

所述自动重写模块，用于重写数据。

3.根据权利要求2所述的电路，其特征在于，所述译码模块的译码操作过程包括第一级流水线、第二级流水线和第三级流水线，其中，

所述译码操作过程的第一级流水线为伴随式计算；

所述译码操作过程的第二级流水线为求解错误位置多项式；

所述译码操作过程的第三级流水线为查找错误位置并纠错。

4.根据权利要求3所述的电路，其特征在于，所述译码模块具体用于：

并行处理所述译码操作过程的第一级流水线和所述NAND flash的读数据操作过程；

并行处理所述译码操作过程的第三级流水线和译码数据输出过程。

5.根据权利要求2所述的电路，其特征在于，所述自动重写模块具体用于：

在编码后的第一数据写入所述NAND flash之后，从所述NAND flash中读取第二数据；

将所述第二数据与所述第一数据进行异或运算；

根据异或运算的结果判断是否发生错误；

若发生错误，获取错误位数；

在错误位数大于预设纠错位数时，重写数据。

6.根据权利要求5所述的电路，其特征在于，所述自动重写模块还用于：

重写数据后，重复执行判断是否发生错误，若发生错误则重写数据的步骤，直到发出写入成功指令；

若重写数据的次数超过预设重写次数阈值，则发出写入失败指令。

7.根据权利要求1-6任一项所述的电路，其特征在于，所述模式配置电路具体用于：

当数据速率小于预设数据速率和/或数据吞吐率小于预设数据吞吐率时，配置通过所述BCH并行算法电路、所述BCH并行算法电路与所述LDPC算法电路并行的其中一种电路进行纠错；

当数据速率不小于所述预设数据速率和/或数据吞吐率不小于所述预设数据吞吐率时，配置通过所述BCH并行算法电路与所述LDPC算法电路并行/交替的电路进行纠错；

当数据的重要等级不小于预设等级时，配置通过所述BCH并行算法电路与所述LDPC算法电路串行的电路进行纠错。

8.根据权利要求7所述的电路，其特征在于，所述模式配置电路具体用于：

当配置通过所述BCH并行算法电路与所述LDPC算法电路并行的电路进行纠错时，获取所述BCH并行算法电路和所述LDPC算法电路的数据处理状态；

若所述BCH并行算法电路满载运行，则控制所述LDPC算法电路通过NAND flash控制单元从所述NAND flash中读写数据进行处理；

若所述LDPC算法电路满载运行，则控制所述BCH并行算法电路从所述NAND flash中读写数据进行处理。

9.根据权利要求1所述的电路，其特征在于，所述电路集成在固态驱动器SSD的主控芯片上，或者，所述电路单独集成在所述SSD上。

10.一种基于BCH并行算法和LDPC算法的纠错方法，其特征在于，所述方法应用于纠错电路，所述纠错电路包括BCH并行算法电路、LDPC算法电路和模式配置电路，所述方法包括：

所述BCH并行算法电路并行处理编译码操作过程和数据传输过程；

所述LDPC算法电路对数据进行LDPC编译码；

所述模式配置电路配置通过所述BCH并行算法电路和/或所述LDPC算法电路进行纠错。