[发明专利]用于形成半导体器件和系统的沉积工艺

说明书

本公开涉及用于形成半导体器件和系统的沉积工艺。一种方法包括：将半导体衬底置于沉积室中，其中，半导体衬底包括沟槽；以及执行原子层沉积(ALD)工艺以在沟槽内沉积电介质材料，包括：使电介质材料的第一前体作为气相流入沉积室；使电介质材料的第二前体作为气相流入沉积室；以及控制沉积室内的压力和温度，使得第二前体作为第二前体的液相凝聚在沟槽内的表面上，其中，第二前体的液相具有毛细现象。

技术领域

本公开涉及用于形成半导体器件和系统的沉积工艺。

背景技术

半导体器件用于各种电子应用，例如，个人计算机、手机、数码相机 和其他电子设备。半导体器件通常是通过以下方式来制造的：在半导体衬 底之上顺序地沉积绝缘层或电介质层、导电层和半导体材料层，以及使用 光刻将各种材料层图案化以在其上形成电路组件和元件。

半导体工业通过不断减小最小特征尺寸，不断提高各种电子组件(例 如，晶体管、二极管、电阻器、电容器等)的集成密度，从而允许更多的 组件被集成到给定区域中。然而，随着最小特征尺寸的减小，出现了需要 解决的其他问题。

发明内容

根据本公开的一个实施例，提供了一种用于形成半导体器件的方法， 包括：将半导体衬底置于沉积室中，其中，所述半导体衬底包括沟槽；以 及执行原子层沉积(ALD)工艺以在所述沟槽内沉积电介质材料，包括： 使所述电介质材料的第一前体作为气相流入所述沉积室；使所述电介质材 料的第二前体作为气相流入所述沉积室；以及控制所述沉积室内的压力和 温度，使得所述第二前体作为所述第二前体的液相凝聚在所述沟槽内的表 面上，其中，所述第二前体的所述液相具有毛细现象。

根据本公开的另一实施例，提供了一种用于形成半导体器件的方法， 包括：形成在衬底中包括沟槽的半导体结构；以及利用使用工艺室执行的 原子层沉积(ALD)工艺而在所述沟槽内沉积电介质材料，其中，所述 ALD工艺包括ALD循环，所述ALD循环包括：将所述半导体结构暴露于 第一前体；以及将所述半导体结构暴露于第二前体，其中，所述第二前体 作为具有毛细现象的液体凝聚在所述半导体结构的表面上；其中，所述电 介质材料自所述沟槽的底表面起的竖直沉积速率大于所述电介质材料自所 述沟槽的侧壁起的横向沉积速率。

根据本公开的又一实施例，提供了一种半导体器件，包括：鳍，所述 鳍从衬底突出；隔离区域，所述隔离区域围绕所述鳍；栅极堆叠，所述栅 极堆叠位于所述鳍之上；源极/漏极区域，所述源极/漏极区域在所述鳍中 与所述栅极堆叠相邻；层间电介质(ILD)，所述ILD位于所述源极/漏极 区域之上，其中，所述栅极堆叠的顶表面从所述ILD的顶表面凹陷；硬掩 模，所述硬掩模覆盖所述栅极堆叠，其中，所述硬掩模的顶表面与所述 ILD的顶表面平齐，其中，所述硬掩模没有接缝，其中，所述硬掩模具有 在1:3至1:25之间的范围内的高度：宽度纵横比；并且其中，所述硬掩模 包含金属氧化物；以及导电特征，所述导电特征延伸穿过所述硬掩模以与 所述栅极堆叠接触。

附图说明

当与附图一起阅读时，根据以下详细描述将最好地理解本公开的各个 方面。要注意的是，根据行业标准惯例，不按比例绘制各种特征。事实上， 为了论述的清楚，可以任意增大或减小各种特征的尺寸。

图1A和图1B是根据一些实施例的用于执行毛细辅助(capillary- assisted)原子层沉积(ALD)工艺的沉积系统的图示。

图2、图3、图4、图5、图6、图7、图8、图9和图10是根据一些实 施例的执行毛细辅助沉积ALD工艺的中间阶段的截面视图。

图11是根据一些实施例的毛细辅助沉积ALD工艺的ALD循环的图 示。

图12、图13、图14、图15、图16、图17、图18、图19、图20、图 21、图22、图23、图24、图25、图26、图27和图28是根据一些实施例 的制造FinFET的中间阶段的各种视图。

具体实施方式