[发明专利]半导体结构的制作方法和半导体结构

说明书

本申请提供了一种半导体结构的制作方法和半导体结构，该半导体结构的制作方法包括：形成基底结构，基底结构包括衬底、源区和漏区，其中，源区和漏区间隔地设置在衬底中，衬底具有沟槽，沟槽位于相邻的源区和漏区之间；在衬底的裸露表面上以及沟槽的裸露表面上形成栅氧化层；在栅氧化层的裸露表面上形成第一氧化层，第一氧化层包括至少一个子氧化层；在剩余的沟槽中形成导电插塞。该方法形成了一种埋入式字符线结构，使得半导体结构的栅极具有至少一层子氧化层，保证了半导体结构的栅极的工作电压较低，从而使得栅感应漏极漏电流较小，有效地缓解了漏极漏电流现象，保证了半导体结构的可靠性较好。

技术领域

本申请涉及半导体领域，具体而言，涉及一种半导体结构的制作方法和半导体结构。

背景技术

随着各种电子产品朝小型化发展的趋势，动态随机存取存储器(DRAM)单元的设计也必须符合高集成度及高密度的要求。由于存储半导体器件高度集成，因此使用了埋入式沟道阵列晶体管(Buried Channel Array Transistor，简称BCAT)，这样可以延长沟道(Channel)，减少因短道效应(Short Channel Effect，简称SCE)引起的漏电流以克服短沟效应并且减小晶体管的尺寸。

然而，随着DRAM尺寸的不断缩小，引发驱动(Drive)电流减少以及静态功耗的泄漏电流现象逐渐显现，其中泄漏电流主要包括亚阈泄漏电流、栅泄漏电流以及栅感应漏极漏电流(gate-induced drain leakage，简称GIDL)。GIDL是金属-氧化物半导体场效应晶体管(MOSFET)主要的断态漏电流。MOSFET(Metal-Oxide-Semiconductor Field-EffectTransistor，场效应晶体管)栅极关态(NMOS栅极接负电压，PMOS栅极接正电压)而漏极接电压(NMOS漏极接正电压，PMOS漏极接负电压)时，漏端杂质扩散层与栅极重叠部分靠近界面处的能带发生强烈的弯曲，表面形成反型层，而耗尽层非常窄，导带电子和价带孔穴发生带-带隧穿效应(Band-to-Band Tunneling，简称BTBT)，从而形成漏极漏电流。由于动态随机存取内存(Dynamic Random Access Memory，DRAM)芯片设计朝着纳米方向发展，随着尺寸的缩小，栅/漏极之间很容易出现GIDL，因此如何对MOSFET器件中的GIDL进行改善是目前研究的重要方向。

在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。

发明内容

本申请的主要目的在于提供一种半导体结构的制作方法和半导体结构，以解决现有技术中的半导体器件的栅感应漏极漏电流较大，影响半导体器件的可靠性的问题。

为了实现上述目的，根据本申请的一个方面，提供了一种半导体结构的制作方法，包括形成基底结构，所述基底结构包括衬底、源区和漏区，其中，所述源区和所述漏区间隔地设置在所述衬底中，所述衬底具有沟槽，所述沟槽位于相邻的所述源区和所述漏区之间；在所述衬底的裸露表面上以及沟槽的裸露表面上形成栅氧化层；在所述栅氧化层的裸露表面上形成第一氧化层，所述第一氧化层包括至少一个子氧化层；在剩余的所述沟槽中形成导电插塞。

可选地，所述子氧化层包括第一子氧化层，在所述栅氧化层的裸露表面上形成第一氧化层，包括：在所述栅氧化层的裸露表面上形成所述第一子氧化层，所述第一子氧化层为所述第一氧化层。

可选地，所述第一子氧化层包括TiN。

可选地，所述子氧化层包括第二子氧化层和第三子氧化层，在所述栅氧化层的裸露表面上形成第一氧化层，包括：在所述栅氧化层的裸露表面上形成所述第二子氧化层；在所述第二子氧化层的裸露表面上形成预备子氧化层；在所述预备子氧化层中掺入氮杂质，形成所述第三子氧化层，其中，所述第三子氧化层和所述第二子氧化层形成所述第一氧化层。