[发明专利]一种存储器及神经形态芯片

说明书

本发明实施例公开了一种存储器及神经形态芯片。该存储器包括：相连的非易失性存储单元和刷新电路；其中，所述刷新电路用于读取所述非易失性存储单元中的存储数据，并将所述存储数据写回所述非易失性存储单元。在非易失性存储单元面积固定的情况下，上述储存器增加了非易失性存储单元中存储数据的存储时长，达到了灵活调整数据存储时长的技术效果。

技术领域

本发明实施例涉及芯片技术领域，尤其涉及一种存储器及神经形态芯片。

背景技术

按照数据存储时长，存储器可以分为易失性存储器和非易失性存储器。其中，易失性存储器中的数据在掉电后无法长时间保留，非易失性存储器中的数据在掉电后能够长时间保留。然而，当非易失性存储器微缩到几十纳米甚至更小的时候，其非易失性受到极大的挑战，非易失性存储器往往需在存储密度和数据保存时间之间进行折中。

发明内容

本发明实施例提供一种存储器及神经形态芯片，可以根据实际应用情况灵活地调整数据存储时长，利用电路补偿的方式实现长期的数据保存。

第一方面，本发明实施例还提供了一种存储器，包括：相连的非易失性存储单元和刷新电路；

其中，所述刷新电路用于读取所述非易失性存储单元中的存储数据，并将所述存储数据写回所述非易失性存储单元。

进一步的，上述存储器还包括：控制单元；

所述控制单元与所述刷新电路相连，用于控制所述刷新电路的工作状态；

其中，所述工作状态至少包括刷新频率。

进一步的，上述存储器还包括：计时器，所述计时器分别与所述控制单元、所述刷新电路相连；

所述控制单元，还用于控制所述计时器的计时周期，以触发所述刷新电路以与所述计时周期匹配的刷新频率读取所述非易失性存储单元中的存储数据，并将所述存储数据写回所述非易失性存储单元。

进一步的，所述控制单元还用于控制所述刷新电路读取所述非易失性存储单元中目标存储区域中的存储数据，并将所述存储数据写回所述非易失性存储单元中所述目标存储区域。

进一步的，所述非易失性存储单元包括非易失性存储器阵列和预设类型控制器；其中，所述预设类型控制器用于提供预设协议类型的接口。

进一步的，所述预设协议类型至少包括下述之一：静态随机存取存储器接口协议和增强动态随机存取存储器接口协议。

进一步的，所述刷新电路的刷新频率为分钟级别或者小时级别。

第二方面，本发明实施例还提供了一种神经形态芯片，包括：至少一个本发明任意实施例所述的存储器。

进一步的，当所述存储器的数量为一个时，所述存储器以总线连接形式与所述芯片中的每个神经元计算核心连接。

进一步的，当所述存储器的数量为多个时，所述存储器与所述芯片中的多个神经元计算核心呈分布式对应连接。

进一步的，一个所述存储器嵌入式地分布在一个或者指定的多个所述神经元计算核心区域。

本发明实施例提供的存储器，包括相连的非易失性存储单元和刷新电路，刷新电路读取非易失性存储单元中的存储数据之后并将所述存储数据写回非易失性存储单元中，在非易失性存储单元面积固定的情况下，增加了非易失性存储单元中存储数据的存储时长，达到了灵活调整数据存储时长的技术效果。

附图说明

图1是本发明实施例一中的一种存储器的结构示意图；

图2是本发明实施例一中的一种存储器的结构示意图；

图3是本发明实施例一中的一种存储器中非易失性存储单元的结构示意图；