[发明专利]一种应用于存内计算的位单元及存算阵列装置

说明书

本发明提供的一种应用于存内计算的位单元。所述位单元包括：四管存储单元和外围存算电路；所述四管存储单元的权值输出端与所述四管存储单元的权值输入端连接，所述四管存储单元的反权值输出端与所述四管存储单元的反权值输入端连接。本发明设置了四管存储单元，将其代替六管存储单元应用于存储阵列模块，简化了存算阵列装置的结构，本发明的外围存算电路用于进行累计加操作，利用模拟混合信号电容耦合计算完成二进制神经网络累加运算，实现5值的输入激活，提高了计算精度，而且在计算过程中没有静态电流降低了功耗且电容耦合机制拥有更好的稳定性。因此本发明实现了简化存算阵列结构、降低功耗、提高存算效率和精度。

技术领域

本发明涉及存内计算技术领域，特别是涉及一种应用于存内计算的位单元及存算阵列装置。

背景技术

深度卷积神经网络（Deep Convolutional Neural Network，DCNNs）继续证明了推理精度的提高，深度学习正在向边缘计算转移。这一发展推动了低资源机器学习算法及其加速硬件的工作。DCNNs中最常见的运算是乘法和累加（Multiply Accumulate，MAC），它控制着功率和延迟。MAC操作具有很高的规则性和并行性，因此非常适合硬件加速。然而，内存访问量严重限制了传统数字加速器的能源效率。

现在的存算阵列基本都基于六管或者更多管子的存储单元，MAC操作分为基于电阻分压器、放电率等的电流域计算和基于电荷共享、电容分压器等的电荷域计算两种。相比而言电荷域计算由于没有静态电流，所以功耗更低。而六管结构面积更大，功耗也更大。

如何简化存算阵列结构、降低功耗、提高存算效率和精度，成为一个亟待解决的技术问题。

发明内容

本发明的目的是提供一种应用于存内计算的位单元及存算阵列装置，以实现简化存算阵列结构、降低功耗、提高存算效率和精度。

为实现上述目的，本发明提供了如下方案：

一种应用于存内计算的位单元，所述位单元包括：

四管存储单元和用于将激活信号与四管存储单元输出的权值进行累积加操作的外围存算电路；

所述四管存储单元的权值输出端与所述四管存储单元的权值输入端连接，所述四管存储单元的反权值输出端与所述四管存储单元的反权值输入端连接；

所述四管存储单元的字线控制端与字线连接，所述四管存储单元的位线控制端与位线连接，所述四管存储单元的反位线控制端与反位线连接；

所述外围存算电路的第一激活信号输入端与第一激活信号线，所述外围存算电路的第一反激活信号输入端与第一反激活信号线连接；

所述外围存算电路的第二激活信号输入端与第二激活信号线，所述外围存算电路的第二反激活信号输入端与第二反激活信号线连接；

所述外围存算电路的信号输出端与信号输出线连接。

可选的，所述四管存储单元包括晶体管T1、晶体管T2、晶体管T3和晶体管T4；

晶体管T1的输入端和晶体管T2的输入端均与电源VDD连接，晶体管T1的输出端与晶体管T2的控制端连接，晶体管T1的控制端与晶体管T2的输出端连接；

晶体管T3的输入端与位线BL连接，晶体管T3的输出端与晶体管T1的输出端连接，晶体管T3的控制端与字线WL连接；

晶体管T4的输入端与反位线BLB连接，晶体管T4的输出端与晶体管T2的输出端连接，晶体管T4的控制端与字线WL连接。

可选的，所述外围存算电路，包括电容C1、电容C2、晶体管T5、晶体管T6、晶体管T7和晶体管T8；