[发明专利]三维芯片、三维芯片集成验证方法、验证装置、电子设备

说明书

本发明公开了一种三维芯片、三维芯片集成验证方法、验证装置、电子设备及计算机可读存储介质，三维芯片包括上层芯片、中间连线层、下层芯片，中间连线层用于连接上层芯片和下层芯片，所述集成验证方法包括：将中间连线层和上层芯片进行立体验证；将中间连线层和下层芯片进行立体验证；当中间连线层和上层芯片之间的立体验证通过、且中间连线层和下层芯片之间的立体验证通过时，确定上层芯片和下层芯片之间的立体验证通过。本申请解决了现有技术中现有技术中仅可对单层芯片进行验证，无法对三维芯片进行验证的技术问题。

技术领域

本发明涉及集成电路的技术领域，尤其涉及一种三维芯片、三维芯片集成验证方法、验证装置、电子设备及计算机可读存储介质。

背景技术

一颗芯片从设计到成品需要经过设计，加工，测试和封装等环节。而在设计阶段，根据电路完成的版图设计需要经过版图对比电路(Layout Versus Schematic，简称LVS)，设计规则检查(Design Rule Check，简称DRC)和寄生参数提取(parasitic parameterextraction，简称PEX)等多种验证才能释放给工厂进入生产环节。现有技术中，大多数情况下，这些验证都发生在针对同一片晶圆的单个芯片上，具有成熟的工具和流程以及对应的脚本。

随着集成电路技术的发展，芯片互联受到物理极限的影响，逐渐向3D-IC(3dimensions-integrated circuit方向发展，然而，现有技术中仅可对单层芯片进行验证，无法对三维芯片进行验证。

发明内容

本申请实施例通过提供一种三维芯片、三维芯片集成验证方法、验证装置、电子设备及计算机可读存储介质，解决了现有技术中仅可对单层芯片进行验证，无法对三维芯片进行验证的技术问题。

第一方面，本申请通过本申请的一实施例提供如下技术方案：

一种三维芯片，包括：上层芯片、中间连线层及下层芯片，其中，所述中间连线层设置在所述上层芯片和所述下层芯片之间，用于连接所述上层芯片的连线和所述下层芯片的连线，所述连线包括信号连线和电源连线。

在一个实施例中，所述中间连线层包括多个连线柱，其中，所述连线柱的一端与所述上层芯片的一连线层中同一类型的连线连接，所述连线柱的另一端与所述下层芯片的一连线层中同一类型的连线连接，用于所述上层芯片和所述下层芯片之间的同一类型的信号端口通过一个所述连接柱进行联通。

在一个实施例中，所述中间连线层包括K个连线柱，其中，M个所述连线柱的一端与所述上层芯片的一连线层中同一类型的连线连接，所述M个连线柱的另一端与所述下层芯片的一连线层中同一类型的连线连接，用于所述上层芯片和所述下层芯片之间的单个信号端口通过并联的M个所述连线柱进行联通，M为小于或等于K的正整数。

第二方面，本申请通过本申请的一实施例提供如下技术方案：

一种三维芯片集成验证方法，用于验证第一方面任一项所述的三维芯片，所述集成验证方法包括：将所述中间连线层和所述上层芯片进行立体验证；将所述中间连线层和所述下层芯片进行立体验证；当所述中间连线层和所述上层芯片之间的立体验证通过、且所述中间连线层和所述下层芯片之间的立体验证通过时，确定所述上层芯片和所述下层芯片之间的立体验证通过。

在一个实施例中，所述立体验证，包括：端口连接关系验证，和/或，位置对准关系验证。