[发明专利]半导体工艺腔室

说明书

本申请公开一种半导体工艺腔室，所公开的半导体工艺腔室包括腔室本体、上电极、下电极、屏蔽罩和阻抗调节机构，其中：屏蔽罩设置于腔室本体上，且两者形成容纳腔，上电极、下电极和阻抗调节机构均设置于容纳腔中，上电极与下电极相对设置，上电极位于下电极和屏蔽罩之间，且电悬浮设置，屏蔽罩和下电极均接地；阻抗调节机构可移动地与屏蔽罩相连，且阻抗调节机构与屏蔽罩电连接，阻抗调节机构可远离或靠近屏蔽罩移动，以调节阻抗调节机构与上电极之间的距离；和/或，阻抗调节机构可平行于屏蔽罩移动，以改变阻抗调节机构与上电极的相对区域。上述方案能够解决晶圆镀膜的均匀性较差的问题。

技术领域

本申请涉及半导体制造技术领域，尤其涉及一种半导体工艺腔室。

背景技术

在半导体行业中，随着电子器件的几何尺寸不断减小以及器件的密集度不断提高，特征尺寸和高宽比变得越来越有挑战性。原子层沉积(Atomic layer deposition，ALD)就是为了应对这种挑战而提出的一种新的薄膜沉积方法。原子层沉积以其独特的自限制性生长模式，使其具有薄膜生长厚度精确可控、优异的保形性、成分可控等优点，越来越受到全世界科技工作者的关注。

现有技术中，半导体工艺腔室主要采用以下两种放电模式：

(1)射频电极单点馈入的方式，此种方式容易引起电磁场的不均匀。(2)简单的CCP放电模式，导致等离子体的边缘效应增强(电场分布特点决定，边缘强)，进而导致晶圆镀膜的均匀性较差，致使晶圆的工艺结果较差。

发明内容

本申请公开一种半导体工艺腔室，能够解决晶圆镀膜的均匀性较差的问题。

为解决上述技术问题，本申请是这样实现的：

本申请实施例公开一种半导体工艺腔室，包括腔室本体、上电极、下电极、屏蔽罩和阻抗调节机构，其中：

所述屏蔽罩设置于所述腔室本体上，且两者形成容纳腔，所述上电极、所述下电极和所述阻抗调节机构均设置于所述容纳腔中，所述上电极与所述下电极相对设置，所述上电极位于所述下电极和所述屏蔽罩之间，且电悬浮设置，所述屏蔽罩和所述下电极均接地；

所述阻抗调节机构可移动地与所述屏蔽罩相连，且所述阻抗调节机构与所述屏蔽罩电连接，所述阻抗调节机构可远离或靠近所述屏蔽罩移动，以调节所述阻抗调节机构与所述上电极之间的距离；和/或，

所述阻抗调节机构可平行于所述屏蔽罩移动，以改变所述阻抗调节机构与所述上电极的相对区域。

本申请采用的技术方案能够达到以下有益效果：

本申请公开的半导体工艺腔室中，阻抗调节机构与屏蔽罩相连，且阻抗调节机构与屏蔽罩电连接，阻抗调节机构可平行于屏蔽罩移动，以改变阻抗调节机构与上电极的相对区域，从而调节上电极上不同区域之间的阻抗，当然，阻抗调节机构可远离或靠近屏蔽罩移动，以调节所述阻抗调节机构与上电极之间的距离，从而实现调节上电极上不同区域之间阻抗可调节的目的，进而也能够使得上电极与下电极之间电场强度的分布均匀，避免电场边缘的强度较大，从而防止半导体工艺腔室在加工晶圆时，等离子体的边缘效应较强，进而使得晶圆镀膜的均匀性较好，最终使得晶圆的工艺结果较好。

附图说明

为了更清楚地说明本发明实施例或背景技术中的技术方案，下面将对实施例或背景技术中所需要使用的附图作简单的介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本申请第一种实施例公开的半导体工艺腔室的示意图；

图2为本申请第二种实施例公开的半导体工艺腔室的示意图，图中m表示第二距离，n表示第一距离；

图3为本申请实施例公开的半导体工艺腔室的部分结构的俯视图；