[发明专利]一种两阶段低功耗高速比较器

说明书

本申请公开了一种两阶段低功耗高速比较器，属于电路设计领域。本申请的一种两阶段低功耗高速比较器包括前置放大级电路，其包括第一晶体管、第二晶体管、第三晶体管、第四晶体以及第五晶体管；锁存级电路，其包括第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管以及第十四晶体管。本申请减小了两阶段低功耗高速比较器的延迟，同时提高了增益，减小了功耗。

技术领域

本申请涉及电路设计领域，特别是一种两阶段低功耗高速比较器。

背景技术

现有技术中的常规两阶段动态比较器在滞后阶段的输入端使用NMOS晶体管，NMOS晶体管用于为延迟阶段提供延迟，虽然常规两阶段动态比较器能够通过延迟帮助增加预放大阶段的增益，从而降低滞后阶段对偏置电压的影响，并且预放大阶段的功耗在滞后阶段的功耗中占主导地位，但是延迟阶段的延迟过高影响信号处理速度，并且延迟是不可控的，被确定到一个固定值。当差分输入信号的共模电压较低，接近GND时，这种延迟可能会使输入PMOS晶体管在预放大级至三极管区的评估阶段，再降低前置放大器的增益。

发明内容

本申请主要是提供一种两阶段低功耗高速比较器，以解决现有技术中的常规两阶段动态比较器的延迟较高、增益不稳定、功耗较高以及信号处理速度较低的问题。

本申请采用的一个技术方案是：提供一种两阶段低功耗高速比较器，包括，

前置放大级电路，其包括第一晶体管、第二晶体管、第三晶体管、第四晶体以及第五晶体管，其中，第一时钟控制信号通过第一晶体管的栅极和第二晶体管的栅极输入，第一晶体管的漏极与第三晶体管的漏极互连，第二晶体管的漏极与第四晶体管的漏极互连，第三时钟控制信号通过第五晶体管的栅极输入，工作电压通过第五晶体管的源极输入，第五晶体管的漏极分别连接在第三晶体管的源极和第四晶体管的源极，两个信号输入端分别对应连接在第三晶体管的栅极和第四晶体管的栅极；

锁存级电路，其包括第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管以及第十四晶体管，其中，第二时钟控制信号通过第十四晶体管的栅极输入，第十四晶体管的漏极分别连接第十二晶体管的源极和第十三晶体管的源极，第三时钟控制信号通过第六晶体管的栅极和第七晶体管的栅极输入，前置放大级电路的两个输出节点分别连接第十晶体管的栅极和第十一晶体管的栅极，第十二晶体管的栅极连接第八晶体管的栅极，第十三晶体管的栅极连接第九晶体管的栅极，第十晶体管的漏极分别连接第六晶体管的漏极和第八晶体管的漏极，第十一晶体管的漏极分别连接第七晶体管的漏极和第九晶体管的漏极。

本申请的技术方案可以达到的有益效果是：本申请设计了一种两阶段低功耗高速比较器。在两阶段低功耗高速比较器的锁存级电路中，采用具有预定延迟的PMOS晶体管锁存器来实现较小的电压偏移量，减小了功耗和延迟，提高了增益，并且还提高了信号处理速度。与常规两阶段动态比较器相比，两阶段低功耗高速比较器的功耗减少了两倍，信号处理速度提高了一倍。

附图说明

图1是本申请一种常规两阶段动态比较器的一个具体实施方式的示意图；

图2是现有技术中一种两阶段低功耗高速比较器的一个具体实例的示意图；

图3是本申请一种两阶段低功耗高速比较器的一个具体实例的示意图。

附图3中的各部件标记如下：M1-第一晶体管，M2-第二晶体管，M3-第三晶体管，M4-第四晶体管，M5-第五晶体管，M6-第六晶体管，M7-第七晶体管，M8-第八晶体管，M9-第九晶体管，M10-第十晶体管，M11-第十一晶体管，M12-第十二晶体管，M13-第十三晶体管，M14-第十四晶体管，clkb1-第一时钟控制信号，clkb2-第二时钟控制信号，clk-第三时钟控制信号，Vin+-差分输入信号正电压，Vin--差分输入信号负电压。

具体实施方式