[发明专利]4H-SIC MOSFET器件及其制造方法

说明书

本公开的各实施例涉及4H‑SIC MOSFET器件及其制造方法。MOSFET器件包括具有第一面和第二面的半导体主体。MOSFET器件的源极端子包括掺杂区域和金属层，掺杂区域在半导体主体的第一面处延伸，并且金属层电耦合到该掺杂区域的金属层。漏极端子在半导体主体的第二面处延伸。掺杂区域包括第一子区域和第二子区域，第一子区域具有第一掺杂水平和第一深度，并且第二子区域具有第二掺杂水平和第二深度的第二子区域。第二掺杂水平和第二最大深度中间的至少一项具有比第一掺杂水平和第一最大深度的相应值高的值。金属层唯一地通过第二子区域与源极端子电接触。

技术领域

本发明涉及一种MOSFET器件及其制造方法。

背景技术

图1以侧视图和正交轴X、Y、Z的三轴参考系统示出了竖直MOSFET器件1的基础结构。在常规实施例中，MOSFET器件1包括多个这些基础结构，它们共同工作，共享相同的漏极端子(D)，其中所有栅极端子(G)通过沉积的多晶硅网(未示出)连接在一起，并且源极端子(S)中的所有源极端子通过上金属层10电连接和链接。

如图1中所示，MOSFET器件1包括具有上表面2a和下表面2b的半导体材料的半导体主体2(其包括衬底并且可选地包括一个或多个外延层)。半导体主体2例如被N-掺杂。在下表面2b处，例如通过注入N型(N+掺杂)掺杂剂物质形成漏极区域4。在上表面2a处，体区域5(P掺杂)围绕源极区域8(N+掺杂)。包括由栅极导电层6a和栅极电介质层6b形成的堆叠的栅极结构6在上表面2a上延伸，部分地与源极区域8重叠。相应的隔离层9覆盖栅极结构6。

上金属层10分别在表层部分16和17处与源极区域8和体区域5电接触，以便在使用期间将源极区域8和体区域5偏置在相同的偏置电压处。

为了改善上金属层10和体区域5之间的电接触，P阱区域(P+掺杂)14形成在体区域5中的一些体区域中，并且在与表层部分17相对应的区域中面对上表面2a。通常，硅化物界面层(未示出)形成在表层部分17处，以在金属10和注入的P阱区域14之间形成欧姆接触。仅在金属层10被设计成接触体区域5的位置处形成P阱区域14。在相应的体区域5中，P阱区域14被布置在源极区域8之间。

其中通过设计，已经决定在上金属层10和源极区域8之间(即在表层区域16处)形成接触，相应的源极区域8在容纳它的体区域5内连续延伸，与表层区域16相对应地面对上表面2a。可以以本身已知的方式并且未示出地形成另外的层，以增强金属10和源极8之间的电接触。

在MOSFET器件1的导通状态期间，当栅极-源极电压V_DS高于阈值时，传导电流位于漏极区域4中，并且位于栅极结构6下方的半导体主体2的区域中(沟道18)。在MOSFET器件1的关断状态期间，跨漏极D和源极S的电压降由处于反向偏置的PN结维持，并且非常小的电流(泄漏)流过PN结。如果电压增加过多并且电场达到临界值，则PN结将击穿，并且电流开始流过体区域5。如果对PN结施加过电压，则电流会流过PN结，而MOSFET器件1限制实际的漏极-源极击穿电压(BV_DS)。击穿机制本身对PN结没有破坏性。但是，除非提供足够的散热，否则高击穿电流和电压引起的过热会损坏PN结。

更详细地考虑MOSFET的结构，可以看到PN结不是“完美的二极管”。二极管是双极结晶体管(BJT)的集电极-基极结，该双极结晶体管(BJT)也被称为寄生晶体管，其由N+源极8、P/P+体5和N+漏极4构成，其中基极通过金属层10短路到发射极。MOSFET承受雪崩条件的能力考虑了这些问题。

通常，通过使用执行非钳位感应切换(UIS)操作的电路，来评估器件的雪崩能力。在测试期间，会出现两种故障：一种与电流有关，并且另一种与功耗有关。在前者中，故障是由于流过其基极电阻的电流乘以增益导致的寄生双极的栓锁而引起。当结的温度上升到临界值时，达到第二种情况，该临界值通过再生热失控引起热点的形成，平均温度约为650℃，在大约1000℃达到峰值，这继而触发极快的器件破坏。