[发明专利]一种半导体器件及其制备方法

说明书

本发明公开了一种半导体器件及其制备方法，先形成包括存储区和阶梯区的堆叠层，再刻蚀掉存储区顶部的至少两对层间绝缘层和层间牺牲层，在刻蚀后的堆叠层上形成一层绝缘层，接着去除位于阶梯区顶部的所述绝缘层，最后去除位于阶梯区顶部的层间牺牲层，同时使堆叠层的表面平坦化。这样在存储区的顶部是绝缘层，在阶梯区的顶部还是层间绝缘层和层间牺牲层交替堆叠的结构，可以大大降低刻蚀台阶时的工艺难度。另外，通过先将阶梯区的绝缘层去除，后续进行化学机械研磨时，在存储区顶部的绝缘层与阶梯区顶部的堆叠结构交界处，可以减少形成凹槽、凸起或高度差等缺陷。

技术领域

本发明总体上涉及电子器件，并且更具体的，涉及一种半导体器件及其制备方法。

背景技术

随着3D NAND技术的不断发展，三维存储器可以垂直堆叠的层数越来越多，从24层、31层、64层到超过100层的高阶堆叠结构，可以大幅提高存储的密度并降低单位存储单元的价格。

在高阶(例如200层)三维存储器的形成过程中，会在阶梯(Stair Step,SS)定义不起功能作用的虚拟区，并在虚拟区内形成一些虚拟孔或虚拟沟槽。该阶梯区之上要填充绝缘层，并且该绝缘层具有平坦化的顶面。

然而随着堆叠层数越高，形成台阶时的工艺难度越来越大。

发明内容

本发明的目的在于提供一种半导体器件及其制备方法，旨在降低形成台阶结构的刻蚀工艺的难度，还能减少存储区顶部的绝缘层与阶梯区顶部的堆叠结构交界处的缺陷，进而可以减少下沟道孔中形成牺牲层时的多晶硅残留。

一方面，本发明实施例提供一种半导体器件的制备方法，包括：

提供衬底；

在所述衬底上形成由多对层间绝缘层和层间牺牲层堆叠的堆叠层，所述堆叠层包括存储区和与所述存储区相邻的阶梯区；

刻蚀所述存储区顶部的至少两对层间绝缘层；

在刻蚀后的堆叠层上形成绝缘层；

去除位于所述阶梯区顶部的绝缘层和层间绝缘层；

去除位于所述阶梯区顶部的层间牺牲层，同时使所述堆叠层的表面平坦化。

进一步优选的，还包括：

在垂直于所述衬底的第一纵向形成贯穿所述存储区堆叠层和绝缘层的下沟道孔；

形成填充所述下沟道孔的牺牲层。

进一步优选的，形成所述下沟道孔的步骤，包括：

在所述堆叠层表面形成硬掩膜层；

利用所述硬掩膜层对所述存储区堆叠层进行刻蚀，以形成所述下沟道孔。

进一步优选的，在所述下沟道孔中填充所述牺牲层的步骤，包括：

在所述下沟道孔中和硬掩膜层上沉积所述牺牲层；

去除位于所述绝缘层表面的牺牲层和硬掩膜层。

进一步优选的，所述堆叠层包括位于所述衬底两边的存储区和位于所述存储区之间的阶梯区，一对所述层间绝缘层和层间牺牲层中的所述层间绝缘层位于所述层间牺牲层的上方；去除位于所述阶梯区顶部的绝缘层的步骤，还包括：去除位于所述阶梯区顶部的层间绝缘层。

进一步优选的，刻蚀所述存储区顶部的至少两对层间绝缘层和层间牺牲层的步骤，包括：刻蚀所述存储区顶部的三对层间绝缘层和层间牺牲层；所述绝缘层的厚度等于所述阶梯区顶部的三对层间绝缘层和层间牺牲层中的下面两对层间绝缘层和层间牺牲层的厚度。