[发明专利]多测试通道优先级自适应仲裁方法和存储器访问控制器

说明书

本申请涉及一种多测试通道优先级自适应仲裁方法和存储器访问控制器。其中，该存储器访问控制器包括：多个一级写缓存单元、多级写仲裁单元、二级写缓存单元、读写仲裁单元和读缓存单元，一级写缓存单元用于缓存测试通道的写操作数据；多级写仲裁单元用于逐级仲裁，并确定赢得本次仲裁的一级写缓存单元；二级写缓存单元用于接收赢得本次仲裁的一级写缓存单元发送的写操作数据，并向读写仲裁单元发起读写操作优先级仲裁；读缓存单元用于向读写仲裁单元发起读写操作优先级仲裁；读写仲裁单元用于对二级写缓存单元和读缓存单元进行读写操作优先级仲裁，并将仲裁结果发送给存储器的读写控制器。通过本申请，节省了DDR仲裁器的资源。

技术领域

本申请涉及存储控制领域，特别是涉及多测试通道优先级自适应仲裁方法和存储器访问控制器。

背景技术

双倍速率同步动态随机存储器（Double Data Rate Synchronous DynamicRandom Access Memory，简称为DDR SDRAM或DDR）是常用的大缓存解决方案，当前其控制基于用途主要分为单逻辑单物理通道架构、单逻辑多物理通道架构、多逻辑单物理通道架构和多逻辑多物理通道架构。其中，单逻辑多物理通道架构适用于高峰值带宽的场景，多逻辑多物理通道架构适用低延迟场景；考虑到资源和实际需要，单逻辑单物理通道适用于实现基本缓存功能场景，多逻辑单物理通道适用于低延迟覆盖操作场景。

为了使得DDR仲裁器能够在上述各个场景下被使用，在相关技术中，通过在DDR仲裁器中设置多个写转换单元，用于将写用户申请的某一长度数据的写操作细分为多个小批次的写申请并提交给命令拆分单元；多个读转换单元，用于将读用户申请的某一长度数据的读操作细分为多个小批次的读申请并提交给命令拆分单元；命令拆分单元，用于将小批次的读、写命令，进一步拆分成DDR控制器可识别的指令，并将读、写命令存入第一先入先出（First Input First Output，简称为FIFO）单元，将写数据存入第二FIFO单元；公平仲裁单元，用于对每个读用户和写用户进行编号，并对其优先级进行裁定，并生成路由表存储在第三FIFO单元中；流控保护单元，用于监控第一FIFO单元、第二FIFO单元是否有足够裕量，若否，则暂停命令拆分单元对当前批次的命令拆分；握手逻辑单元，用于将读、写命令和写数据分别从第一FIFO单元和第二FIFO单元中读出，按照DDR控制器的握手要求发送给DDR控制器；路由控制单元，用于从第三FIFO单元获取路由表，在DDR控制器返回数据时，根据路由表进行路由选择的方式，实现多路读写用户并行访问；写用户和读用户接口至仲裁器接口的转换，将用户的申请分段处理；读用户和写用户的数据缓存管理；对多用户实现公平仲裁；将读写用户的申请拆解成DDR控制器可执行的命令流和数据流；DDR流控保护机制；用户读数据路由。然而，在研究过程中发现，上述方案中的DDR仲裁器的控制机制复杂，且造成了DDR仲裁器的资源浪费。

目前针对相关技术中存在DDR仲裁器资源浪费的问题，尚未提出有效的解决方案。

发明内容

本申请实施例提供了一种多测试通道优先级自适应仲裁方法和存储器访问控制器，以至少解决相关技术中存在DDR仲裁器资源浪费的问题。

第一方面，本申请实施例提供了一种存储器访问控制器，在其中一些实施例中，所述存储器访问控制器包括：多个一级写缓存单元、多级写仲裁单元、二级写缓存单元、读写仲裁单元和读缓存单元；

每个所述一级写缓存单元连接一个测试通道，用于缓存所述测试通道的写操作数据；