[发明专利]一种横向PNP晶体管抗饱和结构及其应用

说明书

本发明公开了一种横向PNP晶体管抗饱和结构及其应用，第一P+扩散区、第二P+扩散区和N+扩散区形成第一横向PNP晶体管QP1，且第一P+扩散区和第二P+扩散区分别为第一横向PNP晶体管QP1的发射区和集电区；第二P+扩散区、第三P+扩散区和N+扩散区形成第二横向PNP晶体管QP2，且第二P+扩散区和第三P+扩散区分别为第二横向PNP晶体管QP2的发射区和集电区；第一P+扩散区、第三P+扩散区和N+扩散区形成第三横向PNP晶体管QP3，且第一P+扩散区和第三P+扩散区分别为第三横向PNP晶体管QP3的发射区和集电区。本发明可以大大降低横向PNP晶体管导通时的饱和程度，从而大大缩短横向PNP晶体管退饱和时间，加快控制信号的传输速度。

技术领域

本发明属于单片双极模拟集成电路技术领域，具体涉及一种横向PNP晶体管抗饱和结构及其应用。

背景技术

随着电子系统工作频率的提高，对控制信号传输速度的要求越来越高。在采用双极型工艺的单片集成电路中(后面统一称作双极电路)，用于信号传输驱动的晶体管大部分都工作在饱和区，晶体管的存贮时间是影响信号传输延迟的主要因素，目前最为普遍的解决上述问题的方法是利用肖特基势垒二极管把输出晶体管的基极、集电极箝位在一个很低的正偏电压下。

肖特基势垒二极管的制作工艺虽然兼容于标准双极工艺，但是一方面增加了标准双极工艺的复杂性，另一方面由于标准双极工艺P型衬底、N型外延的特点，肖特基势垒二极管通常只适用于降低NPN型晶体管的导通饱和压降，而难以满足PNP型晶体管的抗饱和箝位要求。而在通常的单片双极模拟集成电路中，横向PNP管作为信号到电源之间的上拉晶体管被大量采用，这些横向PNP若进入深饱和区，对信号的传输速度是非常不利的。

发明内容

针对现有技术中存在的技术问题，本发明提供了一种横向PNP晶体管抗饱和结构及其应用，可以大大降低横向PNP晶体管导通时的饱和程度，从而大大缩短横向PNP晶体管退饱和时间，加快控制信号的传输速度。

为了解决上述技术问题，本发明通过以下技术方案予以实现：

一种横向PNP晶体管抗饱和结构，包括P型单晶片，所述P型单晶片上形成有通过P型隔离墙围成的N型外延岛，所述N型外延岛的N-外延层上设置有第一P+扩散区、第二P+扩散区、第三P+扩散区和N+扩散区，所述第一P+扩散区呈圆形，所述第二P+扩散区呈圆环形，所述第二P+扩散区沿所述第一P+扩散区圆周的周向设置，且所述第二P+扩散区与所述第一P+扩散区之间设置有间距；所述第三P+扩散区沿所述第二P+扩散区圆环外圆周的周向设置，且所述第三P+扩散区与所述第二P+扩散区之间设置有间距；所述N+扩散区设置在所述第三P+扩散区与所述P型隔离墙之间；

所述第一P+扩散区、所述第二P+扩散区和所述N+扩散区形成第一横向PNP晶体管QP1，且所述第一P+扩散区和所述第二P+扩散区分别为所述第一横向PNP晶体管QP1的发射区和集电区；

所述第二P+扩散区、所述第三P+扩散区和所述N+扩散区形成第二横向PNP晶体管QP2，且所述第二P+扩散区和所述第三P+扩散区分别为所述第二横向PNP晶体管QP2的发射区和集电区；

所述第一P+扩散区、所述第三P+扩散区和所述N+扩散区形成第三横向PNP晶体管QP3，且所述第一P+扩散区和所述第三P+扩散区分别为所述第三横向PNP晶体管QP3的发射区和集电区。

进一步地，所述第一P+扩散区、所述第二P+扩散区和所述第三P+扩散区的扩散深度相同。

进一步地，所述第二P+扩散区与所述第一P+扩散区之间的间距和所述第三P+扩散区与所述第二P+扩散区之间的间距相等。

进一步地，所述P型隔离墙为P-隔离墙。

一种横向PNP晶体管抗饱和结构的应用。

一种横向PNP晶体管抗饱和结构在单片双极模拟集成电路中的应用。