[发明专利]抗亚稳锁存器

权利要求书

1.一种存储器装置，其包括：

锁存器，其经配置以接收数据信号及数据选通时钟信号以锁存输出数据信号，其中所述数据信号在所述数据选通时钟信号处于逻辑高状态时改变逻辑状态以实现锁存来自所述数据信号的数据，其中所述锁存器包括：

多个NAND型定时仲裁器，其包括多个交叉耦合NAND门；及

多个NOR型定时仲裁器，其包括多个交叉耦合NOR门，其中所述多个NAND型定时仲裁器及所述多个NOR型定时仲裁器交替且以级联架构安置，且其中所述多个NAND型定时仲裁器及所述多个NOR型定时仲裁器经配置以接收所述数据信号及所述数据选通时钟信号以提供所述输出数据信号。

2.根据权利要求1所述的存储器装置，所述锁存器包括：

多个晶体管，其经配置以启用从所述多个交叉耦合NAND门中的第一NAND门的输出到所述多个交叉耦合NAND门中的第二NAND门的输入的反馈路径。

3.根据权利要求2所述的存储器装置，其中所述多个晶体管耦合到所述多个NAND型定时仲裁器、所述多个NOR型定时仲裁器或其组合。

4.根据权利要求1所述的存储器装置，所述锁存器包括：

多个晶体管，其经配置以启用从所述多个交叉耦合NOR门中的第一NOR门的输出到所述多个交叉耦合NOR门中的第二NOR门的输入的反馈路径。

5.根据权利要求1所述的存储器装置，其中所述输出数据信号是逻辑1或逻辑0。

6.根据权利要求1所述的存储器装置，其中所述交替多个NOR型定时仲裁器及所述多个NAND型定时仲裁器经布置以使用相应多个交叉耦合NOR门及相应多个交叉耦合NAND门的反馈机构放大所述数据信号、所述数据选通时钟信号或其组合的增益。

7.根据权利要求6所述的存储器装置，其中所述数据信号、所述数据选通时钟信号或其组合的所述放大降低所述输出数据信号的亚稳定性。

8.一种防止包括锁存器的存储器装置的输入/输出IO电路系统中的亚稳定性的方法，其包括：

接收经锁存输出信号；

确定所述经锁存输出信号是逻辑0还是逻辑1；

响应于确定所述经锁存输出信号不是逻辑0或逻辑1，确定是否最小化用于与所述锁存器相关联的存储器操作的所述锁存器的内部反馈路径上的电容性负载；以及

响应于确定最小化所述电容性负载，使用具有至少一个定时仲裁器及至少一个反相器的级联定时仲裁器锁存器来最小化所述电容性负载。

9.根据权利要求8所述的方法，其中所述级联定时仲裁器锁存器包括多个NAND型定时仲裁器，其中所述多个NAND型定时仲裁器以级联结构安置且与多个反相器交替。

10.根据权利要求8所述的方法，其中所述存储器操作包括写入均衡WL操作。

11.根据权利要求8所述的方法，其中所述经锁存输出信号包括不确定输出值，其中所述不确定输出值包括逻辑0与逻辑1之间的值。

12.根据权利要求8所述的方法，其中所述方法包括：

响应于确定所述存储器操作将不会避免电容性负载，使用具有多个NAND型定时仲裁器及多个NOR型定时仲裁器的级联定时仲裁器锁存器，其中所述多个NAND型定时仲裁器及所述多个NOR型定时仲裁器以级联架构交替。

13.根据权利要求12所述的方法，其中所述级联定时仲裁器锁存器包括五级定时仲裁器。

14.根据权利要求13所述的方法，其中所述五级定时仲裁器中的每一者对应于输入信号的信号放大量。