[发明专利]抗亚稳锁存器

说明书

本申请案涉及一种抗亚稳锁存器。存储器装置接收数据信号及伴随数据选通信号，其通知所述装置数据已准备好锁存。所述数据选通信号实现在所述数据信号从逻辑高转变到逻辑低时捕获所述数据或反之亦然，从而产生不确定输出(例如，在0与1之间)。所述不确定值可导致使用所述不确定输出的存储器操作的亚稳定性。为了防止或降低亚稳定性，级联定时仲裁器锁存器包含级联交替NAND定时仲裁器及NOR定时仲裁器。在一些实施例中，这些逻辑门连接到所述级联定时仲裁器上方及下方的晶体管。所述级联定时仲裁器及/或晶体管在所述锁存器的反馈路径上提供放大。在其它实施例中，所述级联定时仲裁器通过反相器隔离且不连接到晶体管。此实施例减小所述内部反馈路径的节点上的电容性负载。

技术领域

本公开涉及存储器装置，且更明确来说，涉及在存储器装置中的数据存取期间减轻时钟信号中的亚稳定性影响的方法。

背景技术

随机存取存储器(RAM)装置，例如在电子装置中用于促进数据处理及提供存储的随机存取存储器装置，可提供对形成所述装置的存储器电路系统的可寻址数据存储单元的直接存取。例如动态RAM(DRAM)装置的特定RAM装置可例如具有包含许多可寻址存储器元素的多个存储器存储体。RAM装置还可具有可接收用于操作的地址及指令(例如，读取、写入等)的命令接口，所述操作可与那些地址相关联。RAM装置还可包含可将指令及地址转译成用于存取对应存储器存储体的内部命令的解码电路系统。

电子装置的处理电路系统(例如主机)与存储器装置之间交换的数据可伴随使时钟信号同步。作为实例，在写入过程期间，电子装置可提供可与时钟信号同步的写入命令及地址以及将存储的可与数据选通信号同步的数据。即，RAM装置可协调同步到时钟信号的写入命令及同步到数据选通信号的数据两者以执行写入操作。

数据选通时钟信号可在写入数据周期期间启用例如锁存器及/或包含锁存器的电路系统的数据捕获电路系统以捕获从数据信号捕获数据来输出以供其它存储器元件或电路系统使用。在一些例子中，数据信号及数据选通时钟信号可同时或几乎同时被启用。因而，数据信号可正在逻辑1与0之间转变以当数据选通时钟信号转变到逻辑1以实现捕获数据以提供到其它存储器元件或电路系统时提供数据位。因为数据信号可能正在转变，所以经锁存或捕获到的值可在0与1之间，其是不确定值(例如0与1之间的值)。要输出的不确定值可导致处理RAM装置中的输出的逻辑电路系统中的亚稳定性或不确定性。亚稳定性可导致例如写入均衡操作的其它写入数据操作发生错误。

发明内容

一方面，本公开涉及一种存储器装置，其包括：锁存器，其经配置以接收数据信号及数据选通时钟信号以锁存输出数据信号，其中所述数据信号在所述数据选通时钟信号处于逻辑高状态时改变逻辑状态以实现锁存来自所述数据信号的数据，其中所述锁存器包括：多个NAND型定时仲裁器，其包括多个交叉耦合NAND门；及多个NOR型定时仲裁器，其包括多个交叉耦合NOR门，其中所述多个NAND型定时仲裁器及所述多个NOR型定时仲裁器交替，且其中所述多个NAND型定时仲裁器及所述多个NOR型定时仲裁器经配置以接收所述数据信号及所述数据选通时钟信号以提供所述输出数据信号。

另一方面，本公开涉及一种防止包括锁存器的存储器装置的输入/输出(I/O)电路系统中的亚稳定性的方法，其包括：接收经锁存输出信号；确定所述经锁存输出信号是逻辑0还是逻辑1；响应于确定所述经锁存输出信号不是逻辑0或逻辑1，确定与所述锁存器相关联的存储器操作是否将避免所述锁存器的内部反馈路径上的电容性负载；及响应于确定所述存储器操作将避免所述电容性负载，使用具有至少一个定时仲裁器及至少一个反相器的级联定时仲裁器锁存器来最小化所述电容性负载。

另一方面，本公开涉及一种存储器装置，其包括：锁存器，其经配置以接收数据信号及数据选通时钟信号以锁存输出数据信号，其中所述锁存器包括：多个NAND型定时仲裁器，其包括多个交叉耦合NAND门；及多个反相器，其中所述多个NAND型定时仲裁器及所述多个反相器交替且以级联架构安置，其中所述多个NAND型定时仲裁器及所述多个反相器经配置以接收所述数据信号及所述数据选通时钟信号以提供所述输出数据信号。

附图说明