[发明专利]一种FPGA软硬件协同仿真系统及方法在审
申请号: | 202011334416.9 | 申请日: | 2020-11-24 |
公开(公告)号: | CN112364583A | 公开(公告)日: | 2021-02-12 |
发明(设计)人: | 王宏伟;马玉平;赵欢;孙宇明;李铀;唐柳;于志杰 | 申请(专利权)人: | 北京轩宇信息技术有限公司 |
主分类号: | G06F30/331 | 分类号: | G06F30/331;G06F30/34;G06F111/02 |
代理公司: | 中国航天科技专利中心 11009 | 代理人: | 陈鹏 |
地址: | 100190 北京市海淀区科学院*** | 国省代码: | 北京;11 |
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摘要: | |||
搜索关键词: | 一种 fpga 软硬件 协同 仿真 系统 方法 | ||
1.一种FPGA软硬件协同仿真系统,其特征在于,包括:上位机和FPGA板卡;其中,
所述上位机,包括仿真软件单元和第一通信单元;所述仿真软件单元,用于根据预设的仿真时钟频率循环提取预设时间段内的仿真激励数据以及接收并显示所述FPGA板卡反馈的仿真结果数据;所述第一通信单元,用于将从所述仿真软件单元接收的所述仿真激励数据发送给所述FPGA板卡,以及将从所述FPGA板卡接收的所述仿真结果数据发送给所述仿真软件单元;
所述FPGA板卡,与所述仿真软件单元连接,用于装载被测FPGA设计工程,并根据所述仿真激励数据进行仿真运算得到所述仿真结果数据。
2.如权利要求1所述的系统,其特征在于,所述FPGA板卡包括主FPGA模块和从FPGA模块;其中,
所述主FPGA模块,与所述仿真软件单元以及所述从FPGA模块连接,用于将所述仿真激励数据发送给所述从FPGA模块,以及将从所述从FPGA模块接收的所述仿真结果数据发送给所述仿真软件单元;
所述从FPGA模块,用于加载所述被测FPGA设计工程,并根据所述仿真激励数据进行仿真运算得到所述仿真结果数据。
3.如权利要求2所述的系统,其特征在于,所述主FPGA模块,包括:第二通信单元、DDR3读写仲裁单元、DDR3数据缓存器以及第三通信单元;其中,
所述DDR3数据缓存器,包括激励数据存储区和仿真结果数据存储区,所述激励数据存储区用于缓存所述仿真激励数据,所述仿真结果数据存储区用于缓存所述仿真结果数据;
所述第二通信单元;与所述第一通信单元连接,用于从所述第一通信单元接收所述仿真激励数据并将所述仿真激励数据发送给所述DDR3数据缓存器,以及当所述第二存储空间存储量达到第一预设阈值时从所述DDR3数据缓存器中读取所述仿真结果数据;
所述第三通信单元,用于将所述从FPGA模块接收所述仿真结果数据并将所述仿真结果数据发送给所述DDR3数据缓存器,以及当所述第一存储空间存储量达到第二预设阈值时从所述DDR3数据缓存器中读取所述仿真激励数据;
所述DDR3读写仲裁单元,用于控制所述第二通信单元或所述第三通信单元从所述DDR3数据缓存器读写所述仿真激励数据和所述仿真结果数据。
4.如权利要求3所述的系统,其特征在于,所述主FPGA模块,还包括:两个WFIFO缓存单元和两个RFIFO缓存单元;其中,
所述两个WFIFO缓存单元,包括设置于所述第二通信单元和所述DDR3读写仲裁单元之间的第一WFIFO缓存单元,以及设置于所述DDR3读写仲裁单元和所述第三通信单元之间第二WFIFO缓存单元,所述第一WFIFO缓存单元用于写缓存所述仿真激励数据,所述第二WFIFO缓存单元用于写缓存所述仿真结果数据;
所述两个RFIFO缓存单元,分别设置于所述第二通信单元和所述DDR3读写仲裁单元之间的第一RFIFO缓存单元,以及设置于所述DDR3读写仲裁单元和所述第三通信单元之间第二RFIFO缓存单元,所述第一RFIFO缓存单元用于读缓存所述仿真结果数据,所述第二RFIFO缓存单元用于读缓存所述仿真激励数据;
所述DDR3读写仲裁单元,还用于实时判断所述第一WFIFO缓存单元中缓存数据量是否达到第三预设阈值;若达到,则控制所述DDR3数据缓存器启动一次写操作,读取所述第一WFIFO缓存单元中数据并存储到所述DDR3数据缓存器中;以及确定所述DDR3数据缓存器不进行写操作时,从所述DDR3数据缓存器中读取预设大小的数据缓存到所述DDR3读写仲裁单元和所述第三通信单元之间的第二RFIFO缓存单元中。
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