[发明专利]多核SoC芯片的自动化验证方法、系统及装置

权利要求书

1.一种多核SoC芯片的自动化验证方法，其特征在于，该自动化验证方法包括：

分割多核SoC芯片的数字电路的代码，其中，所述多核SoC芯片具有总线控制器；

综合分割的数字电路的代码为与至少两片FPGA芯片对应的网表；

根据所述网表，对所述至少两片FPGA芯片的电路镜像进行布局布线，布局布线后生成硬件待验证文件；

部署所述硬件待验证文件至具有所述至少两片FPGA芯片的验证系统；

编译所述多核SoC芯片的多核处理器程序代码，编译后获得软件待验证文件；

部署所述软件待验证文件至所述验证系统，对部署后的验证系统执行所述多核SoC芯片流片前的验证；

其中，所述分割多核SoC芯片的数字电路的代码，包括：

根据多核SoC芯片的数字电路的代码结构，通过在工具软件上执行配置的脚本文件识别所述多核SoC芯片的总线架构信息，

按照所述总线架构信息分割所述多核SoC芯片的数字电路的代码；

所述按照所述总线架构信息分割所述多核SoC芯片的数字电路的代码，其中，

与所述多核SoC芯片内的CPU内核对应的数字电路的代码被分别独立分割为内核模块，

与所述多核SoC芯片内的总线架构对应的数字电路的代码被分割为总线模块，

与所述多核SoC芯片内的外部接口或设备对应的数字电路的代码被分割为外设模块，

任意一个CPU内核通过所述总线架构与所述外部接口或设备连接，并且所述任意一个CPU内核通过所述总线架构访问和控制所述外部接口或设备；

所述综合分割的数字电路的代码为与至少两片FPGA芯片对应的网表，其中，

在综合时，根据所述多核SoC芯片的总线架构中CPU内核和外部接口或设备的相对位置，将与该外部接口或设备对应的外设模块中的全部或部分映射至已映射有所述内核模块的FPGA芯片对应的网表中，

所述总线控制器被映射至未被映射有所述内核模块的FPGA芯片对应的网表中。

2.根据权利要求1所述的多核SoC芯片的自动化验证方法，其特征在于，所述综合分割的数字电路的代码为与至少两片FPGA芯片对应的网表，包括：

综合所述内核模块、所述总线模块和所述外设模块为与至少两片FPGA芯片对应的网表。

3.根据权利要求2所述的多核SoC芯片的自动化验证方法，其特征在于，所述根据所述网表，对所述至少两片FPGA芯片的电路镜像进行布局布线，布局布线后生成硬件待验证文件，包括：

将同一个同步时钟源连接至所述至少两片FPGA芯片中每一片FPGA芯片；

布局所述网表中功能块至各片FPGA芯片内的物理位置，

对各片FPGA芯片内布局的功能块进行布线，

生成与每片FPGA芯片对应的硬件待验证文件，其中，

所述总线架构的芯片总线被映射为FPGA芯片总线，

所述至少两片FPGA芯片通过所述FPGA芯片总线相互连接。

4.根据权利要求3所述的多核SoC芯片的自动化验证方法，其特征在于，所述部署所述硬件待验证文件至具有所述至少两片FPGA芯片的验证系统，包括：

使用FPGA下载器将所述硬件待验证文件通过FPGA调试接口下载至与所述FPGA调试接口连接的各片FPGA芯片，其中，

所述验证系统具有所述FPGA调试接口。

5.根据权利要求1至4中任意一项所述的多核SoC芯片的自动化验证方法，其特征在于，所述部署所述软件待验证文件至所述验证系统，包括：

使用CPU程序调试器通过CPU调试接口将所述软件待验证文件下载至所述验证系统中FPGA芯片的程序存储器，其中，

所述程序存储器具有被各片FPGA芯片中CPU核心读取的功能。