[发明专利]半导体结构及其形成方法、SRAM器件

说明书

一种半导体结构及其形成方法、SRAM器件，形成方法包括：提供基底，基底包括衬底、分立于衬底上的多个沟道叠层以及横跨多个沟道叠层的伪栅结构，伪栅结构覆盖沟道叠层的部分顶壁和部分侧壁，沟道叠层包括牺牲层和位于牺牲层上的沟道层；形成覆盖伪栅结构的侧壁，且露出伪栅结构顶部的层间介质层；去除伪栅结构，在层间介质层中形成栅极开口；去除沟道叠层顶部的一个或多个沟道层；去除牺牲层，形成通道；在栅极开口和通道中形成栅极结构。本发明实施例去除所述沟道叠层顶部的一个或多个所述沟道层，从而半导体结构中的沟道层的数量减少，进而在半导体结构工作时，所述半导体结构的沟道的整体导通电流减小，使得半导体结构能够满足工艺需求。

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法、SRAM器件。

背景技术

在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。

因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管。全包围金属栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围金属栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。

全包围栅极晶体管中的栅极结构一般采用自对准双重图形工艺(SADP)或者自对准四重图形工艺(SAQP)形成，在垂直于所述栅极结构的延伸方向上，各个栅极结构的横向尺寸相同，相应的栅极结构下方的沟道的长度相同。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法、SRAM器件，所述半导体结构的沟道的整体导通电流减小，使得半导体结构能够满足工艺需求。

为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、分立于所述衬底上的多个沟道叠层以及横跨多个所述沟道叠层的伪栅结构，所述伪栅结构覆盖所述沟道叠层的部分顶壁和部分侧壁，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层；形成覆盖所述伪栅结构的侧壁，且露出所述伪栅结构顶部的层间介质层；去除所述伪栅结构，在所述层间介质层中形成栅极开口；去除所述沟道叠层顶部的一个或多个所述沟道层；去除所述沟道叠层顶部的一个或多个的所述沟道层后，去除剩余的所述沟道层之间的所述牺牲层，形成通道；在所述栅极开口和通道中形成栅极结构。

相应的，本发明实施例还提供一种半导体结构，包括：衬底，所述衬底包括第一区域和第二区域；多个沟道层，在所述衬底表面法线方向上间隔悬置于所述衬底上，且第二区域的所述沟道层的数量少于所述第一区域的所述沟道层的数量；栅极结构，包围所述沟道层；栅极侧墙层，位于高于所述沟道层的靠近所述栅极结构顶部的侧壁上；一个或多个端部沟道层，位于所述第二区域的所述栅极侧墙层和最顶部的所述沟道层之间。

相应的，本发明实施例还提供一种SRAM器件，包括半导体结构，所述半导体结构包括：衬底，所述衬底包括第一区域和第二区域；多个沟道层，在所述衬底表面法线方向上间隔悬置于所述衬底上，且第二区域的所述沟道层的数量少于所述第一区域的所述沟道层的数量；栅极结构，包围所述沟道层；栅极侧墙层，位于所述沟道层顶部的所述栅极结构的侧壁上；一个或多个端部沟道层，位于所述第二区域的所述栅极侧墙层和最顶部的所述沟道层之间；包括：所述第一区域包括下拉晶体管；所述第二区域包括传输门晶体管或上拉晶体管。

与现有技术相比，本发明实施例的技术方案具有以下优点：