[发明专利]一种集成电路分层走线规划方法、装置、存储介质及设备

说明书

本申请公开了一种集成电路分层走线规划方法、装置、存储介质及设备，属于集成电路设计领域。该方法主要包括将根据对芯片设计布局的分析结果获取的限定区域进行切分，获得多个形状规则的多边形子区域；分别获取多个多边形子区域与其他多边形子区域之间的连线的走线信息以及确定多个多边形子区域与其他多边形子区域之间的连线的走线层数。本申请采用区域化分析方法可以在设计早期评估绕线密度问题，并且能够及时给出定量的判断结果，可帮助设计人员尽早做出调整；全面考察绕线资源，走线密度，走线延迟，走线距离等信息，从而获得较为全面的评估结果，有效减少误差。

技术领域

本申请涉及集成电路设计领域，特别是一种集成电路分层走线规划方法、装置、存储介质及设备。

背景技术

集成电路设计的过程中有一个棘手的环节就是走线，这个环节需要工程师完成集成电路模块中数百万器件之间信号线的连接，这个过程非常像PCB上的绕线过程，只是需要被连接的器件太多，而且物理规则更加复杂。

虽然在集成电路设计中需要将数百万的器件连接起来，但是其实在集成电路中可以使用的走线资源是非常有限的。通常可以用来走线的金属层数不会超过8层，在每一层中连线的密度是有严格限制的。从一金属层向另外一金属层跳线的时候需要通过过孔，而过孔周围的信号线又有更加复杂的限制，再加上各种IP的限制和阻隔等。这一系列因素综合起来会使得集成电路设计中将所有器件合适地连接起来变成一个EDA工具的核心技术。在集成电路设计中，工程师只能根据理解EDA工具的行为，然后更加精细控制EDA工具的行为，从而提高集成电路设计的质量。

现代EDA工具的全自动走线规划已经可以完成很多的走线工作，而且还可以获得相对优秀的质量。但是对于那些走线特别困难的设计来说，完全依赖EDA工具的自动走线实际上是不够的，必须人为干预和优化。典型的情况就是拥有大量复杂IP设计的情况，或者是需要极度压缩集成电路的设计面积从而降低成本的情况。由于金属连线是会产生延迟的，所以走线问题变得很棘手，那么就需要估计金属连线中哪些线需要走到金属高层。

发明内容

本申请主要是提供一种集成电路分层走线规划方法、装置、存储介质及设备，以解决高速信号线和低速信号线的走线资源占用的问题。

为了解决上述问题，本申请采用的一个技术方案是：提供一种集成电路分层走线规划方法，包括，将根据对芯片设计布局的分析结果获取的限定区域进行切分，获得多个形状规则的多边形子区域；分别获取多个多边形子区域与其他多边形子区域之间的连线的走线信息，其包括，根据多边形子区域与其他多边形子区域之间的连线信息，确定穿过多边形子区域中每一边的连线的走线密度信息、走线距离信息以及走线延迟信息；确定多个多边形子区域与其他多边形子区域之间的连线的走线层数，其包括，根据多边形子区域中每一边的连线的走线密度信息、走线距离信息以及走线延迟信息确定多边形子区域与其他多边形子区域之间的连线的层数指标；根据层数指标，确定多边形子区域与其他多边形子区域之间的连线所在的层数，其中，层数指标越高，对应的层数越高。

本申请采用的另一个技术方案是：提供一种集成电路分层走线规划装置，包括，用于将根据对芯片设计布局的分析结果获取的限定区域进行切分，获得多个形状规则的多边形子区域的模块；用于分别获取多个多边形子区域与其他多边形子区域之间的连线的走线信息的模块，其包括，用于根据多边形子区域与其他多边形子区域之间的连线信息，确定穿过多边形子区域中每一边的连线的走线密度信息、走线距离信息以及走线延迟信息的模块；用于确定多个多边形子区域与其他多边形子区域之间的连线的走线层数的模块，其包括，用于根据多边形子区域中每一边的连线的走线密度信息、走线距离信息以及走线延迟信息确定多边形子区域与其他多边形子区域之间的连线的层数指标的模块；用于根据层数指标，确定多边形子区域与其他多边形子区域之间的连线所在的层数的模块，其中，层数指标越高，对应的层数越高。

本申请采用的另一个技术方案是：提供一种计算机可读存储介质，其存储有计算机指令，计算机指令被操作以执行方案一中的集成电路分层走线规划方法。