[发明专利]具有时延移位器的处理器和使用所述处理器的控制方法

权利要求书

1.一种微处理器，包括：

寄存器组，包括写入端口；

时延移位器，包括多个移位器条目，所述时延移位器在每一时钟周期移出所述多个移位器条目当中的一移位器条目，其中所述多个移位器条目与一时钟周期相关联，且所述多个移位器条目中的每一个包括回写值，其中所述回写值用于指示在所述时钟周期中所述寄存器组的所述写入端口是否可用于回写操作；

解码单元，耦合到所述时延移位器，所述解码单元对指令进行解码且基于所述时延移位器的所述多个移位器条目中的所述回写值发射所述指令；以及

至少一个功能单元，耦合到所述解码单元和所述寄存器组，所述至少一个功能单元执行由所述解码单元发射的所述指令且在所述回写值时产生结果数据并提供至所述寄存器组的所述写入端口。

2.根据权利要求1所述的微处理器，其中所述时延移位器配置成每一时钟周期移出所述时延移位器的底部移位器条目，其中所述移出操作控制所述寄存器组的所述回写操作。

3.根据权利要求1所述的微处理器，其中

在所述回写值为第一预定值时，在所述时钟周期中所述寄存器组的所述写入端口不可用于所述回写操作；以及

在所述回写值为第二预定值时，在所述时钟周期中所述寄存器组的所述写入端口可用于所述回写操作。

4.根据权利要求3所述的微处理器，其中

在待发射的第一指令将在第一时钟周期执行第一回写操作且所述时延移位器指示所述寄存器组的所述写入端口于所述第一时钟周期中不可使用时，所述解码单元停滞所述第一指令的发射，以及

在待发射的所述第一指令将在所述第一时钟周期执行第一回写操作且所述时延移位器指示所述寄存器组的所述写入端口于所述第一时钟周期中可使用时，所述解码单元发射所述第一指令且将与所述第一时钟周期相关联的所述移位器条目的所述回写值设定成所述第一预定值。

5.根据权利要求4所述的微处理器，其中根据所述第一指令的执行时延时间来决定所述第一指令的所述第一时钟周期。

6.根据权利要求4所述的微处理器，其中

在所述解码单元配置成停滞在所述第一时钟周期时发射所述第一指令时，所述解码单元配置成确定所述寄存器组的所述写入端口在第二时钟周期的可用性，其中所述第二时钟周期在所述第一时钟周期之后。

7.根据权利要求1所述的微处理器，还包括：

指令提取单元，耦合到所述解码单元，所述指令提取单元配置成将所述指令提供至所述解码单元；以及

执行队列，耦合到所述发射/解码单元和所述至少一个功能单元，所述执行队列配置成将发射指令存储到所述执行队列的多个队列条目且将存储在所述执行队列中的所述发射指令提供到所述至少一个功能单元。

8.根据权利要求1所述的微处理器，其中

所述寄存器组更包括具有多个寄存器地址的多个寄存器，以及

所述时延移位器的所述多个移位器条目中的每一个还包括：

寄存器地址值，配置成存储所述多个寄存器地址当中的一寄存器地址以用于所述指令的所述回写操作；以及

功能单元值，配置成指示用于执行所述指令的所述至少一个功能单元当中的一功能单元。

9.根据权利要求1所述的微处理器，其中

使用旋转缓冲器实施所述时延移位器，且所述旋转缓冲器包括：

读取指针，配置成指向从所述旋转缓冲器读出数据的地址。