[发明专利]具有时延移位器的处理器和使用所述处理器的控制方法

说明书

本发明介绍了一种包含寄存器组、时延移位器、解码单元以及多个功能单元的处理器及使用所述处理器的控制方法。寄存器组包含写入端口。时延移位器包含多个移位器条目且每一时钟周期移出移位器条目中的一移位器条目。移位器条目中的每一个与时钟周期相关联，且移位器条目中的每一个包含指示寄存器组的写入端口是否可用于相关联时钟周期中的回写操作的回写值。解码单元配置成对指令进行解码且根据时延移位器的回写值发射指令。功能单元耦合到解码单元和寄存器组且配置成执行由解码单元发射的指令并对寄存器组的写入端口执行回写操作。

技术领域

本发明大体上涉及一种处理器架构，且更具体地说，涉及一种包含时延移位器的处理器和用于控制处理器的指令流水线(instruction pipeline)的控制方法。

背景技术

用于提高处理器的性能的一种方法是使用指令流水线来执行指令。指令流水线中的指令的执行分解成包含回写阶段的数个阶段。在回写阶段，执行回写操作以将结果数据通过寄存器组的写入端口写入到寄存器组。因为寄存器组中的写入端口的数量受到限制，所以在同一时钟周期中数个指令需要比可用写入端口的数量多的写入端口以回写到寄存器组时可能发生冲突。使用写入端口的冲突引起指令流水线中的指令的停滞或互锁，从而降低处理器的性能。此外，回写阶段常常是流水线执行的最后阶段，由于回写冲突而引起的指令的停滞对所有执行流水线阶段具有深远广泛的影响。另外，指令流水线具有需要来自处理器的数个地点和组件的信息的极复杂的控制逻辑。

随着对提高处理器的性能的需求，对可有效防止指令的停滞和互锁的处理器和控制方法的需要日益增长。

发明内容

在本发明的一个实施例中，一种微处理器包含寄存器组、时延移位器、解码单元以及功能单元。寄存器包含写入端口。时延移位器包含多个移位器条目且配置成在每一时钟周期移出多个移位器条目当中的一移位器条目，其中多个移位器条目中的每一个与时钟周期相关联，且多个移位器条目中的每一个包括回写值，其中所述回写值用于指示可对所述寄存器组的写入端口进行回写操作的时钟周期。解码单元，耦合到时延移位器，配置成对指令进行解码且基于包含于时延移位器的多个移位器条目中的回写值发射指令。另外，功能单元到解码单元和寄存器组且配置成执行由解码单元发射的指令并对寄存器组的写入端口执行回写操作。

在一个实施例中，一种排程微处理器的寄存器组的写入端口的方法至少包含以下步骤。基于待发射的指令的执行时延时间确定第一时钟周期。基于时延移位器的回写值确定写入端口在第一时钟周期的可用性，其中回写值包含于移位器时延的多个移位器条目当中的一移位器条目中，且每一时钟周期移出多个移位器条目。在时延移位器的回写值指示写入端口于第一时钟周期中可用时，对指令进行解码且发射所述指令。在时延移位器的回写值指示写入端口于第一时钟周期中不可用时，停滞指令。

附图说明

结合附图阅读以下详细描述会最佳地理解本发明的各方面。应注意，根据业界中的标准惯例，各个特征未按比例绘制。实际上，为了论述清楚起见，可任意增大或减小各个特征的尺寸。

图1为示出根据一些实施例的计算机处理系统的框图；

图2为示出根据一些实施例的处理器的框图；

图3A到图3B示出根据一些实施例的时延移位器；

图3C示出根据一些实施例的旋转缓冲器的框图；

图4为示出根据一些实施例的基于时延移位器的指令的发射的流程图；

图5为示出根据一些实施例的基于时延移位器的矢量指令的发射的流程图；

图6为示出根据一些实施例的第M时钟周期中的指令的发射的流程图；

图7为示出根据一些实施例的第M时钟周期中的矢量指令的发射的流程图；

图8为示出根据一些实施例的基于时延移位器和长时延计数器的长时延指令的发射的图；