[发明专利]一种用于ESD防护电路的多指型GGNMOS器件及其制作方法

说明书

本发明提出了一种用于ESD防护电路的多插指GGNMOS器件，包括衬底；形成于衬底上的器件区，所述器件区内包括多个NMOS器件，位于所述器件区一侧的体接线区，位于所述器件区外部的条形多晶硅电阻，每个所述NMOS器件的栅极接在该条形多晶硅电阻的不同位置上，距离所述体接线区越近的NMOS器件的栅极接地电阻越大。通过让各个寄生NPN管的栅极接入该条形多晶硅电阻的不同位置从而获得不同的电阻，利用ESD脉冲下的RC耦合抬起栅极电压，提供不同的沟道电流进行补偿辅助触发GGNMOS，当发生静电放电时，可以使GGNMOS中的每个插指同时开启。本发明还提出了上述器件的制作方法。

技术领域

本发明涉及半导体技术领域，尤其是涉及一种用于ESD防护电路的多指型GGNMOS器件及其制作方法。

背景技术

静电放电(ESD：Electrostatic Discharge)，应该是造成所有电子元器件或集成电路系统造成过度电应力(EOS：Electrical Over Stress)破坏的主要元凶。因为静电通常瞬间电压非常高(＞几千伏)，所以这种损伤是毁灭性和永久性的，会造成电路直接烧毁。据美国国家半导体公司(National-Semiconductor)数据统计表明，现今集成电路失效产品中的38％是由ESD/EOS所引起的。

在传统设计中，栅极接地场效应管(GGNMOS)经常作为ESD防护器件来使用，其可以兼容绝大部分CMOS工艺。现有技术中，各个引脚均会使用栅极接地的场效应管(GGNMOS)进行ESD防护，主要利用漏端的N+/P-Well结发生雪崩击穿，随后雪崩击穿的电流在阱电阻上产生的压降使得寄生NPN三极管开启并泄放ESD电流。

请参见图1和图2，是传统的用于ESD防护的GGNMOS管。如图2器件版图所示，该GGNMOS器件形成于P型半导体硅衬底10’上，其具有栅极(Gate)14’和位于栅极两侧的N型掺杂的源端(Source)11’和漏端(Drain)12’，以及体端13’。该漏端12’接到I/O端口(Anode)，栅极14’、源端11’以及体端13’连接到地(Cathode)，漏端12’接触孔到多晶硅栅之间覆盖硅化物阻挡层15’(Saliside Block，SAB，图中虚线所示)。当被防护内部电路处于正常工作状态时，由于GGNMOS的栅极接地，I/O上的电压不足以使漏端N+注入区与P-Well形成的反向PN结发生雪崩击穿，因此GGNMOS属于关断状态。当GGNMOS的阳极受到正向ESD应力时，漏端的电压升高，直至漏端的N+/P-Well结发生雪崩击穿，随后雪崩击穿的电流在阱电阻上产生的压降使得寄生NPN三极管开启并泄放ESD电流。

在实际应用中，为防护更高的ESD脉冲且节省ESD器件面积，往往使用多插指的GGNMOS进行防护。如图3所示，给出了传统GGNMOS的剖面图。在GGNMOS的器件区中，包括多个NMOS器件，每个NMOS器件中的源极S和栅极G接地，体区(body)P+也接地，在每对源极S和漏极D之间形成的寄生NPN管与body区之间形成的电阻分别为R1、R2、R3和R4，其中每对源极S和漏极D之间形成的寄生NPN管为一个插指(finger)。由于每个寄生NPN管与body区之间的距离不同，因此所寄生的阱电阻R1、R2、R3和R4也不一样。R1＜R2＜R3＜R4，即所述距离越长，形成的所述电阻的电阻值越大。当静电脉冲来临时，远离body区的寄生NPN由于阱电阻(R4)最大，因此较小的BV电流就可以使压降达到0.7V，GGNMOS开启进入回滞，这样导致其他插指较慢开启甚至无法开启，降低器件ESD性能。