[发明专利]基于平衡预充与组译码的数据读取电路

权利要求书

1.一种基于平衡预充与组译码的数据读取电路，其特征在于，包括：依次设置的分组译码模块、6T SRAM存储阵列、预充电路、数据选择模块以及计算模块；其中：

所述6T SRAM存储阵列中最小单位为6T SRAM单元；所述6T SRAM单元与预充电路中所有晶体管均连接位线；

位线预充至VDD后，所述分组译码模块产生不同脉冲宽度的脉宽作用于不同的字线WL上，字线WL控制所述6T SRAM存储阵列中相应行的激活时间，以进行数据读取；并且，由预充电路中的平衡晶体管根据外部输入的控制信号平衡读取操作后的位线电压，将平衡的电压作为下次读取时的初始电压，从而实现一次预充连续读取功能；在连续读取过程中，数据选择模块根据控制信号自动读取相应的列数据；所读取的数据将传输至计算模块做后续计算。

2.根据权利要求1所述的一种基于平衡预充与组译码的数据读取电路，其特征在于，所述分组译码模块由寄存器组构成，首先将6T SRAM存储阵列按照行分割成不同模块，通过控制信号确定需要读取的模块，进而通过寄存器实现模块内数据连续读取的功能。

3.根据权利要求1所述的一种基于平衡预充与组译码的数据读取电路，其特征在于，所述6T SRAM单元包括：两个交叉耦合的反相器I0与I1，以及两个NMOS晶体管N0与N1；

其中，NMOS晶体管N0和与N1的栅极各自与字线WL相连；NMOS晶体管N0的源极与位线信号BL相连，NMOS管N0的漏极与反相器I0的输入端相连；NMOS晶体管N1的源极与位线信号BLB相连，NMOS晶体管N1的漏极与反相器I1的输入端相连，反相器I0的输出端与反相器I1的输入端相连，反相器I1的输出端与反相器I0的输入端相连。

4.根据权利要求1或3所述的一种基于平衡预充与组译码的数据读取电路，其特征在于，所述平衡预充电路包括若干个预充电路单元，预充电路单元的数目与6T SRAM存储阵列的列数相同；每一预充电路单元包括三个预充电路晶体管，各自与6T SRAM存储阵列中一列6T SRAM单元连接，构成平衡预充电路；

将三个预充电路晶体管记为M0、M1与M2，6T SRAM存储阵列为n行n列，平衡预充电路结构如下：

n个6T SRAM单元内部的左右两个晶体管的源极各自连接位线BL与BLB，左右两个晶体管的栅极各自连接字线WL；预充电路晶体管M0的源极与位线BL连接，漏极与位线BLB连接，栅极与控制信号VA相连接；预充电路晶体管M1的漏极与位线BL连接，源极VDD相连接；晶体管M2的漏极与位线BLB连接，源极VDD相连接；预充电路晶体管M1与M2的栅端均接预充信号Pre；

平衡预充电路结构中还包含两个电容C1与C2，分别模拟位线BL和BLB上的寄生电容，电容C1的上端接位线BL的一端，下端接GND，电容C2的上端接位线BLB的一端，下端接GND。