[发明专利]基于平衡预充与组译码的数据读取电路

说明书

本发明公开了一种基于平衡预充与组译码的数据读取电路，通过控制信号，利用预充电路中的平衡晶体管将读取操作后的位线电压再次平衡，将再次平衡的电压作为下次读取时的初始电压。逐渐降低的位线电压提高了单元的稳定性，降低了读错误发生率。并且结合组译码这种译码方式，实现了阵列中数据的连续读取。

技术领域

本发明涉及集成电路的设计领域，尤其涉及一种基于平衡预充与组译码的数据读取电路。

背景技术

目前计算机体系中普遍采用的是冯诺依曼体系，然而随着大数据时代的到来，在面对如卷积神经网络、人工智能等这些需要频繁读写操作的数据密集型应用时，冯诺依曼瓶颈逐渐显现。人们试图开发新的计算方式来避开冯诺依曼瓶颈，以实现更为有效的数据运算和更大的数据吞吐量，其中内存内计算(computing in memory，缩写为CIM)是最有前途的方法之一。

内存内计算模式与传统计算机运行模式不同的地方是，它提出了将计算模块嵌入存储模块。存储模块不仅会起到存储器的作用，同时还是一个计算器，这样就可以形成一种存储-计算紧密交织在一起的结构。这种思路的主要特点是，在存储/读取数据的同时能完成运算。而不需要像传统架构一样，需要在读取数据后，在空间分离的计算模块中进行计算，因此可以大大减少计算过程中的数据传输的能耗。

目前，内存内计算已经实现了许多算术运算和逻辑运算。对于许多应用来说，常常会进行连续的多次数据读取，对于这种大规模持续性读取操作，目前主要有两种方法来实现。第一种方法是多行读取，通常以位线(BL/BLB)累积电压的形式，通过二进制加权字线脉冲宽度或加权高度多行同时读取。该方法的好处是可以同时读取存储阵列中多行的数据，这增加了吞吐量，减小了读取时间；但是，在实际操作中，由于器件匹配度问题、电路的非理想性等问题，难以保证其线性度，例如在一个阵列中，较大二进制数(如1111b')和较小二进制数(如0001b')的压降(ΔV)不是成比例的。这样可能会导致其读出的数据存在误差，难以满足一些对精度要求较高的应用。而且需要加入模数转换模块，增加了面积与功耗。第二种方法使用传统的SRAM读取模式进行单行读取，它的优点是可以根据BL电压是否下降得到结果。位线BL和BLB的电压差被转换成0或1，精度很高，缺点是一次只能读一行数据。尤其对于一些具有大量数据的应用程序，它需要许多周期。

发明内容

本发明的目的是提供一种基于平衡预充与组译码的数据读取电路，该方式提高了整体计算速度，同时提高了存储器的性能，降低了功耗。

本发明的目的是通过以下技术方案实现的：

一种基于平衡预充与组译码的数据读取电路，包括：依次设置的分组译码模块、6TSRAM存储阵列、预充电路、数据选择模块以及计算模块；其中：

所述6T SRAM存储阵列中最小单位为6T SRAM单元；所述6T SRAM单元与预充电路中所有晶体管均连接位线；

位线预充至VDD后，所述分组译码模块产生不同脉冲宽度的脉宽作用于不同的字线WL上，字线WL控制所述6T SRAM存储阵列中相应行的激活时间，以进行数据读取；并且，由预充电路中的平衡晶体管根据外部输入的控制信号平衡读取操作后的位线电压，将平衡的电压作为下次读取时的初始电压，从而实现一次预充连续读取功能；在连续读取过程中，数据选择模块根据控制信号自动读取相应的列数据；所读取的数据将传输至计算模块做后续计算。

由上述本发明提供的技术方案可以看出，通过控制信号，利用预充电路中的平衡晶体管将读取操作后的位线电压再次平衡，将再次平衡的电压作为下次读取时的初始电压。逐渐降低的位线电压提高了单元的稳定性，降低了读错误发生率。并且结合组译码这种译码方式，实现了阵列中数据的连续读取。

附图说明