[发明专利]版图设计的方法和集成电路、运算芯片和计算设备

说明书

本公开涉及一种版图设计的方法和集成电路、运算芯片和计算设备。该版图设计的方法包括利用初级标准单元库基于电路图网表生成初级版图，所述电路图网表包括第一标准单元和第二标准单元，所述初级标准单元库包括第一标准单元的第一标准版图和第二标准单元库的第二标准版图。该方法还包括基于第一标准版图与第二标准版图在初级版图中的拼接关系，将第一标准版图与第二标准版图合并以对合并版图进行优化。

技术领域

本发明涉及系统级芯片设计领域，更具体地，涉及版图设计的方法和集成电路、运算芯片和计算设备。

背景技术

在系统级芯片设计领域中，半定制设计因其对时间和人力成本的节省而日益成为版图设计的主流风格。标准单元法，作为半定制设计中的一项重要技术，是指将一些基础逻辑功能按照高度相等、宽度可变等一些原则设计成可拼接的单元。一般而言，半导体制造厂家(Foundry)或第三方IP供应商可以针对特定工艺提供初级标准单元库。然而，这种初级标准单元库中的标准单元往往为了考虑众多不同客户的需求而设计。而对于一个具体的设计项目来说，采用这样的标准单元的版图设计在面积/功耗/速度等方面并非最优。

因此，在基于初级标准单元库进行具体芯片的版图设计时，需要进行优化以寻求在面积/功耗/速度等方面的改进。

发明内容

根据本发明的第一方面，提供了一种用于版图设计的方法，其特征在于，该方法包括：利用初级标准单元库基于电路图网表生成初级版图，所述电路图网表包括第一标准单元和第二标准单元，所述初级标准单元库包括第一标准单元的第一标准版图和第二标准单元库的第二标准版图；以及基于第一标准版图与第二标准版图在初级版图中的拼接关系，将第一标准版图与第二标准版图合并以对合并版图进行优化。

优选地，其中，所述第二标准版图是所述初级版图中与所述第一标准版图的拼接频次高于参考值的标准版图。

优选地，其中，所述第一标准版图和所述第二标准版图中的至少一个标准版图的版图面积大于所述至少一个标准版图的版图面积的理论最小值，并且将所述第一标准版图与所述第二标准版图合并以对合并版图进行优化包括：减小所述第一标准版图和所述第二标准版图的合并版图的面积。

优选地，其中，将所述第一标准版图与所述第二标准版图合并以对合并版图进行优化包括：识别所述第一标准版图和所述第二标准版图中的所述至少一个标准版图中的潜在可优化区域；基于所述第一标准版图与所述第二标准版图的拼接关系，确定所述第一标准版图和所述第二标准版图对所述潜在可优化区域是否存在限制；响应于确定所述第一标准版图和所述第二标准版图对所述潜在可优化区域没有限制，确定所述潜在可优化区域是可优化区域；以及对包括所述可优化区域的所述至少一个标准版图的布局进行调整，以减小所述可优化区域的面积。

优选地，其中，所述至少一个标准版图是基于MOS晶体管实现的，将所述第一标准版图与所述第二标准版图合并以对合并版图进行优化包括：将所述至少一个标准版图中的多余栅极多晶硅上的连接关系转移到适当的其它栅极多晶硅上，并去除所述多余栅极多晶硅。

优选地，其中，将所述第一标准版图与所述第二标准版图合并以对合并版图进行优化包括：减少后续布线中互连的长度。

优选地，其中，减少后续布线中互连的长度进一步包括：将经由自动布线得到的、与所述第一标准版图或所述第二标准版图内的互连处于不同金属层的所述第一标准版图和所述第二标准版图之间的互连调整到与所述第一标准版图或所述第二标准版图内的互连相同的金属层上。

优选地，该方法还包括：将经优化的合并版图拆分成第一标准单元的第一优化版图和第二标准单元的第二优化版图；以及将第一优化版图和第二优化版图添加到初级标准单元库，以形成经优化的标准单元库。

优选地，其中，第一优化版图包括用于指示第一优化版图在版图设计中需要与第二优化版图组合使用的信息，以及第二优化版图包括用于指示第二优化版图在版图设计中需要与第一优化版图组合使用的信息。