[发明专利]半导体装置

说明书

本发明公开了一种半导体装置，其中包括一叠层以及多个存储器串列。叠层形成于一衬底上，叠层包括交替叠层的多个导电层及多个绝缘层。存储器串列沿着一第一方向穿过叠层，各个存储器串列包括第一导电柱及第二导电柱、一通道层以及一存储器结构。第一导电柱及一第二导电柱分别沿着第一方向延伸且彼此电性隔离。通道层沿着第一方向延伸，其中通道层设置于第一导电柱与第二导电柱之间，且通道层耦接于第一导电柱与第二导电柱。存储器结构绕该第一导电柱、第二导电柱及通道层。

技术领域

本发明是有关于一种半导体装置及其制造方法，且特别是有关于一种三维半导体装置及其制造方法。

背景技术

近来，由于对于更优异的存储器元件的需求已逐渐增加，已提供各种三维(3D)存储器元件。然而，为了让此类三维存储器元件可达到更高的存储容量以及更加的效能，仍有需要提供一种改善的三维存储器装置及其制造方法。

发明内容

本发明系有关于一种半导体装置。相较于通道层设置于第一导电柱与第二导电柱之外并环绕第一导电柱与第二导电柱的比较例而言，由于本发明的半导体装置的通道层设置于第一导电柱与第二导电柱之间，可具有较短的通道长度，不但可使得半导体装置的效能提升，亦可增加芯片的密度。

根据本发明的一实施例，提出一种半导体装置。半导体装置包括一叠层以及多个存储器串列。叠层形成于一衬底上，叠层包括交替叠层的多个导电层及多个绝缘层。存储器串列沿着一第一方向穿过叠层，各个存储器串列包括第一导电柱及第二导电柱、一通道层以及一存储器结构。第一导电柱及一第二导电柱，分别沿着第一方向延伸且彼此电性隔离。通道层沿着第一方向延伸，其中通道层设置于第一导电柱与第二导电柱之间，且通道层耦接于第一导电柱与第二导电柱。存储器结构绕该第一导电柱、第二导电柱及通道层。

根据本发明的另一实施例，提出一种半导体装置。半导体装置包括一叠层以及多个存储器串列。叠层形成于一衬底上，叠层包括交替叠层的多个导电层及多个绝缘层。存储器串列沿着一第一方向穿过叠层，各个存储器串列包括第一导电柱及第二导电柱、一通道层以及一存储器结构。第一导电柱及一第二导电柱，分别沿着第一方向延伸且彼此电性隔离。通道层沿着第一方向延伸，其中通道层耦接于第一导电柱与第二导电柱。存储器结构绕该第一导电柱、第二导电柱及通道层。导电层包括一第一底导电层，该第一底导电层设置于该第一导电柱与该第二导电柱之下。

根据本发明的又一实施例，提出一种半导体装置的制造方法。方法包括下列步骤。首先，形成一叠层于一衬底上。叠层包括交替叠层的多个导电层及多个绝缘层。此后，形成多个存储器串列。存储器串列沿着一第一方向穿过叠层，各个存储器串列包括第一导电柱及第二导电柱、一通道层以及一存储器结构。第一导电柱及一第二导电柱，分别沿着第一方向延伸且彼此电性隔离。通道层沿着第一方向延伸，其中通道层设置于第一导电柱与第二导电柱之间，且通道层耦接于第一导电柱与第二导电柱。存储器结构绕该第一导电柱、第二导电柱及通道层。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附附图详细说明如下：

附图说明

图1A绘示依照本发明一实施例的半导体装置的俯视图；

图1B绘示沿着图1A的A-A’联机的剖面图；以及

图2A至图12B绘示依照本发明一实施例的半导体装置的制造流程的示意图。

【符号说明】

18a，18b：底部结构

100：半导体装置

101：衬底

103：第一底绝缘层

105：第一底导电层

107：第二底绝缘层

109：底牺牲层