[发明专利]优化的SM4算法线性层电路

权利要求书

1.优化的SM4算法线性层电路，其特征在于，包括第一模块、第二模块、第三模块、第四模块、第五模块和第六模块，设线性层电路总输入信号为{x₀,x₁,…,x₃₁},输出信号为{y₀,y₁,…,y₃₁}，寄存器记为t_i，则所述第一模块的输入信号为：

x₀,x₁,x₂,x₃,x₅,x₆,x₇,x₈,x₉,x₁₀,x₁₁,x₁₂,x₁₃,x₁₄,x₁₅,x₁₇,x₁₈,x₁₉,x₂₀,x₂₁,x₂₂,x₂₃,x₂₄,x₂₅,x₂₆,x₂₇,x₂₈,x₂₉,x₃₀,x₃₁，输出信号为：

t₃₂,t₃₃,t₃₄,t₃₅,t₃₆,t₃₇,t₃₈,t₄₀,t₄₁,t₄₂,t₄₃,t₄₄,t₄₅,t₄₇,t₄₈,t₅₀,t₅₄,t₅₇,t₅₈,t₆₀,t₆₆，具体包括21个异或门电路，分别为：t₃₂＝x₃₀⊕x₁₄,t₃₃＝x₁₄⊕x₂₂,t₃₄＝x₂₉⊕x₁₃,t₃₅＝x₂₅⊕x₁₇,t₃₆＝x₂₃⊕x₇,t₃₇＝x₂₆⊕x₁₈,t₃₈＝x₁₇⊕x₉,t₄₀＝x₂₄⊕x₈,t₄₁＝x₈⊕x₀,t₄₂＝x₉⊕x₁,t₄₃＝x₂₀⊕x₂₈,t₄₄＝x₂₈⊕x₁₂,t₄₅＝x₇⊕x₃₁,t₄₇＝x₁₈⊕x₁₀,t₄₈＝x₁₉⊕x₂₇,t₅₀＝x₁₀⊕x₂,t₅₄＝x₅⊕x₃,t₅₇＝x₂₇⊕x₁₁,t₅₈＝x₁₃⊕x₂₁,t₆₀＝x₆⊕x₁₂,t₆₆＝x₃₁⊕x₁₅；

所述第二模块的输入信号为：

x₀,x₁,x₂,x₄,x₅,x₆,x₁₁,x₁₂,x₁₅,x₁₆,t₃₂,t₃₃,t₃₄,t₃₅,t₃₆,t₃₇,t₃₈,t₄₀,t₄₁,t₄₃,t₄₄,t₄₅,t₄₇,t₄₈,t₅₄,t₅₇,t₅₈,t₆₀，输出信号为：

t₃₉,t₄₆,t₄₉,t₅₁,t₅₂,t₅₃,t₅₅,t₅₉,t₆₁,t₆₂,t₆₃,t₆₇,t₆₉,t₇₀,t₇₁,t₇₂,t₇₃,t₇₄,t₇₅,t₇₇,t₉₂，具体包括21个异或门电路,分别为：

t₃₉＝x₁₆⊕t₃₃,t₄₆＝x₁⊕t₄₅,t₄₉＝t₄₅⊕t₃₄,t₅₁＝x₂⊕t₄₁,t₅₂＝t₄₁⊕t₃₂,t₅₃＝t₃₄⊕x₅,t₅₅＝t₃₂⊕x₆,t₅₉＝t₅₄⊕x₁₁,t₆₁＝x₀⊕t₃₃,t₆₂＝x₁₂⊕t₄₃,t₆₃＝t₃₃⊕t₄₄,t₆₇＝x₁₁⊕t₄₈,t₆₉＝t₄₃⊕t₄₇,t₇₀＝x₁₅⊕t₅₈,t₇₁＝t₄₈⊕t₃₈,t₇₂＝t₅₈⊕t₅₇,t₇₃＝t₄₄⊕t₃₇,t₇₄＝t₅₇⊕t₃₅,t₇₅＝t₃₈⊕t₃₆,t₇₇＝t₆₀⊕x₄,t₉₂＝t₄₇⊕t₄₀，所述第三模块的输入信号为：

x₃,x₄,x₂₁,x₂₂,t₃₅,t₃₆,t₃₇,t₃₉,t₄₀,t₄₂,t₄₃,t₄₆,t₄₈,t₄₉,t₅₀,t₅₁,t₅₂,t₅₃,t₅₅,t₅₉,t₆₁,t₆₂,t₆₃,t₆₇,t₆₉,t₇₀,t₇₁,t₇₂,t₇₃,t₇₄,t₇₅,t₇₇,t₉₂，输出信号为：

t₅₆,t₆₄,y₂₈,y₂₇,y₂₅,y₁₈,y₁₇,t₈₀,t₈₁,t₈₂,y₉,y₂₉,t₈₅,y₂₆,t₈₇,y₁₀,y₂₂,y₄,y₃₀,y₃₁,y₃,y₀，具体包括22个异或门电路,分别为：

t₅₆＝x₂₂⊕t₅₅,t₆₄＝x₂₁⊕t₅₃,t₆₅＝t₅₅⊕t₄₃[y₂₈],t₆₈＝t₅₃⊕t₄₈[y₂₇],t₇₆＝t₇₄⊕x₃[y₂₅],t₇₈＝t₆₉⊕x₄[y₁₈],t₇₉＝x₃⊕t₇₁[y₁₇],t₈₀＝t₇₁⊕t₄₂,t₈₁＝t₃₆⊕t₇₀,t₈₂＝t₃₇⊕t₅₁,t₈₃＝t₆₇⊕t₄₂[y₉],t₈₄＝t₇₀⊕t₄₉[y₂₉],t₈₅＝t₃₅⊕t₄₆,t₈₆＝x₄⊕t₇₃[y₂₆],t₈₇＝t₇₃⊕t₅₀,t₈₈＝t₆₂⊕t₅₀[y₁₀],t₉₁＝t₆₁⊕t₄₀[y₂₂],t₁₀₀＝t₇₇⊕t₆₃[y₄],t₁₀₃＝t₃₉⊕t₅₂[y₃₀],t₁₀₄＝t₄₆⊕t₇₅[y₃₁],t₁₀₆＝t₅₉⊕t₇₂[y₃],t₁₀₈＝t₅₁⊕t₉₂[y₀]；所述第四模块的输入信号为：

t₄₀,t₄₂,t₅₀,t₅₆,t₅₉,t₆₁,t₆₃,t₆₄,t₆₅,t₆₆,t₆₈,t₇₂,t₇₆,t₇₇,t₇₈,t₈₀,t₈₁,t₈₂,t₈₅,t₈₇；输出信号为y₈,t₉₀,y₇,t₉₄,y₁₅,y₂₁,y₅,y₁₁,y₁₂,y₂₀,y₁₉,y₁,y₂；具体包括13个异或门电路,分别为:

t₈₉＝t₅₀⊕t₈₂[y₈],t₉₀＝t₈₂⊕t₆₁,t₉₃＝t₄₂⊕t₈₅[y₇],t₉₄＝t₄₀⊕t₅₆,t₉₅＝t₈₅⊕t₆₆[y₁₅],t₉₆＝t₆₆⊕t₈₁[y₂₁],t₉₇＝t₈₁⊕t₆₄[y₅],t₉₈＝t₆₄⊕t₅₉[y₁₁],t₉₉＝t₅₆⊕t₇₇[y₁₂],t₁₀₅＝t₆₃⊕t₆₅[y₂₀],t₁₀₇＝t₇₂⊕t₆₈[y₁₉],t₁₀₉＝t₈₀⊕t₇₆[y₁],t₁₁₂＝t₈₇⊕t₇₈[y₂]；

所述第五模块的输入信号为t₃₉,t₄₉,t₇₅,t₉₀,t₉₄,t₉₅,t₉₇，输出信号为y₁₆,y₆,y₂₃,y₁₃，具体包括4个异或门电路,分别为:

t₁₀₁＝t₉₀⊕t₃₉[y₁₆],t₁₀₂＝t₉₄⊕t₃₉[y₆],t₁₁₀＝t₇₅⊕t₉₅[y₂₃],t₁₁₄＝t₄₉⊕t₉₇[y₁₃]；

所述第六模块的输入信号为t₅₂,t₉₂,t₁₀₁,t₁₀₂，输出信号为y₁₄,y₂₄，包含两个异或门电路，输出信号为：t₁₁₁＝t₅₂⊕t₁₀₂[y₁₄],t₁₁₃＝t₉₂⊕t₁₀₁[y₂₄]。