[发明专利]半导体器件及其沟槽栅结构的制造方法

说明书

本申请公开了一种半导体器件及其沟槽栅结构的制造方法，该沟槽栅结构的制造方法包括：在半导体结构表面形成牺牲层，其中半导体结构包括半导体层、位于半导体层中的沟槽、覆盖于半导体层上并填充于沟槽内的栅极导体层，且对应于沟槽的栅极导体层表面具有凹陷结构，牺牲层至少填充凹陷结构的一部分；同步刻蚀牺牲层与栅极导体层，以平坦化栅极导体层的表面。该沟槽栅结构的制造方法在保证该半导体器件的沟槽栅结构具有较高质量的同时，还降低了沟槽栅结构的制造难度与制造成本。

技术领域

本发明涉及半导体器件制造领域，更具体地，涉及一种半导体器件及其沟槽栅结构的制造方法。

背景技术

在半导体器件中，尤其是在垂直双扩散金属氧化物半导体场效应晶体管(Vertical Double-diffused Metal Oxide Semiconductor field effect transistor，VDMOS)、绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，IGBT)等功率器件中，采用沟槽栅结构可以提高器件平面面积的利用率，以在单位面积内获得更大的器件单元沟道宽度和电流密度，从而获得更大的电流导通能力。因此，沟槽栅结构的质量对于半导体器件性能来说起着至关重要的作用。

目前，沟槽栅结构的制造过程一般包括：对半导体层进行刻蚀而形成沟槽，在沟槽内侧壁形成栅介质层，在沟槽内以及半导体层表面淀积诸如多晶硅的工艺材料并进行回刻，形成栅极导体层。在形成沟槽栅结构之后，一般还需在半导体层表面形成绝缘层(或层间介质层)，在绝缘层中开设对应于沟槽的接触孔，并向接触孔中填充金属等导电材料，从而形成与栅极导体层电接触的接触插塞。

在制造沟槽栅结构的过程中，一般采用化学气相沉积沉积(CVD)工艺，在半导体层表面以及沟槽中淀积工艺材料，如多晶硅。随着淀积的工艺材料越来越厚，沟槽侧壁处的栅极导体层也逐渐向中间闭合。图1a和图1b分别示出了淀积不同厚度的栅极导体层后的效果。如图1a所示，如果在半导体层101表面沉积的工艺材料的厚度d小于沟槽111最大宽度D的二分之一，则沟槽111侧壁处的栅极导体层113不能完全闭合，也就不能实现沟槽111的完全填充。而如果沉积厚度d大于或等于沟槽111最大宽度D的二分之一(忽略栅介质层112的厚度)，虽然可以将沟槽111填满，但是栅极导体层113在沟槽111中间闭合的位置会形成一个锥形的凹陷结构113a，在截面图中呈V型，业内一般将其称为V型Recess，如图1b所示。并且一般沟槽111越宽，凹陷结构113a的深度h1也越深。

如图1c所示，若对栅极导体层113的初始形貌不加以干预，在后续的回刻工艺中，凹陷结构113a将会被转移至沟槽111内，且此时凹陷结构113a的深度h2甚至可能会大于回刻前的深度h1。

如图1d所示，由于沟槽111内的凹陷结构113a过深，使得后续形成的隔离层102中，对应于沟槽111的隔离层102过厚，从而导致接触插塞120不能完全穿过隔离层102，从而影响接触插塞120与栅极导体层113的有效接触，导致器件性能下降；严重时，接触插塞120甚至与栅极导体层113绝缘，最终导致器件失效。比如图1e就是凹陷结构被直接转移至沟槽内的SEM照片，其中沟槽内的凹陷结构113a的深度约为930±150nm。图1f是接触插塞与栅极导体层接触不良的SEM照片，其中接触插塞120未能与沟槽内的栅极导体层113充分接触而导致器件失效。

因此，期待改进沟槽栅结构的制造工艺，以消除V型Recess带来的不利影响，从而提高沟槽栅结构的质量进而提高半导体器件的质量。

发明内容

有鉴于此，本发明提供了一种半导体器件及其沟槽栅结构的制造方法，在保证该半导体器件的沟槽栅结构具有较高质量的同时，还降低了沟槽栅结构的制造难度与制造成本。

根据本发明实施例的一方面，提供了一种沟槽栅结构的制造方法，包括如下步骤：