[发明专利]存储器数据读取系统

权利要求书

1.一种存储器数据读取系统，其特征在于，其包括数字控制模块、模拟控制模块、读时序控制模块、灵敏放大器、地址选择模块以及存储阵列；

所述地址选择模块，以外部时钟(SCLK)为工作时钟，将所选地址的存储单元中的数据会从存储阵列输出到灵敏放大器；

所述数字控制模块，用于将外部时钟(SCLK)进行N倍分频得到一级读时钟(RCLK1)，其脉冲宽度为m个外部时钟周期，N为大于1的整数，m为小于N的正数；

所述模拟控制模块，包括电阻电容延时电路、与逻辑电路；

所述电阻电容延时电路，用于将一级读时钟(RCLK1)进行迟延得到迟延读信号(TCLK)；

所述与逻辑电路，将所述一级读时钟(RCLK1)同所述迟延读信号(TCLK)相与，得到二级读时钟(RCLK2)；

所述读时序控制模块，以所述二级读时钟(RCLK2)作为工作时钟，控制灵敏放大器输出所选地址对应存储单元中的数据。

2.根据权利要求1所述的存储器数据读取系统，其特征在于，

所述数字控制模块，由其内部分频器利用外部时钟(SCLK)的上升沿进行N倍分频得到一级读时钟(RCLK1)。

3.根据权利要求1所述的存储器数据读取系统，其特征在于，

所述一级读时钟(RCLK1)，其脉冲宽度大于存储器存储单元每个读操作周期中的预充电时间。

4.根据权利要求1所述的存储器数据读取系统，其特征在于，

所述电阻电容延时电路所产生的迟延时间大于存储器存储单元每个读操作周期中的预充电时间。

5.根据权利要求4所述的存储器数据读取系统，其特征在于，

外部时钟(SCLK)的频率小于设定低频率时，m个外部时钟周期大于所述电阻电容延时电路的迟延时间；

外部时钟(SCLK)的频率大于设定高频率时，m个外部时钟周期小于所述电阻电容延时电路的迟延时间。

6.根据权利要求1所述的存储器数据读取系统，其特征在于，

设定低频率同设定高频率的比值在1:1.2到1:2之间。

7.根据权利要求1所述的存储器数据读取系统，其特征在于，

N为9，m为3.5。

8.根据权利要求1所述的存储器数据读取系统，其特征在于，

所述存储器为非易失性存储器。

9.根据权利要求1所述的存储器数据读取系统，其特征在于，

所述电阻电容延时电路包括第一PMOS管(MP1)、第一NMOS管(MN1)、第一电阻(R1)及第一电容(C1)；

所述第一PMOS管(MP1)栅极及第一NMOS管(MN1)栅极同接所述一级读时钟(RCLK1)；

所述第一PMOS管(MP1)源极接工作电压(VDD)；

所述第一PMOS管(MP1)漏极作为迟延读信号(TCLK)输出端接所述与逻辑电路的一输入端；

所述第一电阻(R1)接在所述第一PMOS管(MP1)漏极同第一NMOS管(MN1)漏极之间；

所述第一电容(C1)接在所述第一PMOS管(MP1)漏极同地(GND)之间；

第一NMOS管(MN1)源极接地(GND)。