[发明专利]存储器数据读取系统

说明书

本发明公开了一种存储器数据读取系统，数字控制模块将外部时钟进行N倍分频得到一级读时钟；模拟控制模块包括电阻电容延时电路、与逻辑电路；电阻电容延时电路用于将一级读时钟进行迟延得到迟延读信号；与逻辑电路将一级读时钟同迟延读信号相与，得到二级读时钟；读时序控制模块以二级读时钟作为工作时钟，控制灵敏放大器输出所选地址对应存储单元中的数据。本发明的存储器数据读取系统，无论在外部时钟快还是慢，均能及时结束储器存储单元每个读操作周期中的预充电，避免了存储器芯片读数据预充电时间过长耗电大且对存储单元有干扰的问题。

技术领域

本发明涉及存储器技术领域，特别涉及一种存储器数据读取系统。

背景技术

闪存是一种长寿命的非易失性(在断电情况下仍能保持所存储的数据信息)的存储器，通常包括多个读取电路，用于读取呈阵列的存储单元中的信息；每个读操作往往需要在一个时间周期内完成，从选定的读取电路的位线上选取读操作发生的存储单元串，然后读取特定存储单元的信息；读取电路通常还包括一锁存电路和一第一电容；位线上依次串接有一第一M0S(Metal 0xide semiconductor金属氧化物半导体，简称M0S)管和一第二M0S管，锁存电路与第一电容分别连接至第一M0S管和第二M0S管的串联节点，第一M0S管用于在处于第一高电位的一第一控制电压的控制下对第一电容进行预充电，第二M0S管用于在处于第二高电位的一第二控制电压的控制下为至少一个存储单元串供电；每个读操作在一时间周期内完成，每个时间周期按时间顺序依次包括预充电时间，感应时间，锁存时间以及放电时间；

存储器进行读数据的时候需要时序信号对内部灵敏放大器进行控制，读数据的时间主要为预充电时间、感应、锁存。传统的读数据处理如图1所示，外部时钟SCLK通过数字控制模块进行分频产生读时序RCLK提供给读时序控制模块，外部时钟SCLK也提供给地址选择模块进行存储地址的选择，通过存储阵列将存储器内部数据送给灵敏放大器，读时序控制模块来控制灵敏放大器输出选择好的内部数据。数字控制模块分频产生的读时序RCLK，会受到外部时钟RCLK的影响。同样倍数分频，当外部时钟RCLK频率高时数字控制模块分频产生的读时序RCLK脉冲宽度短，这使得存储器进行读数据的内部预充电时间较短，读取速度较快；但在外部时钟RCLK频率低时，数字控制模块分频产生的读时序RCLK脉冲宽度会较长，这使得存储器进行读数据的内部预充电时间会较长，会影响存储器读取速度且导致存储芯片耗电大。

发明内容

本发明要解决的技术问题是提供一种存储器数据读取系统，无论在外部时钟快还是慢，均能及时结束储器存储单元每个读操作周期中的预充电，避免了存储器芯片读数据预充电时间过长耗电大且对存储单元有干扰的问题。

为解决上述技术问题，本发明提供的存储器数据读取系统，其包括数字控制模块、模拟控制模块、读时序控制模块、灵敏放大器、地址选择模块以及存储阵列；

所述地址选择模块，以外部时钟SCLK为工作时钟，将所选地址的存储单元中的数据会从存储阵列输出到灵敏放大器；

所述数字控制模块，用于将外部时钟SCLK进行N倍分频得到一级读时钟RCLK1，其脉冲宽度为m个外部时钟周期，N为大于1的整数，m为小于N的正数；

所述模拟控制模块，包括电阻电容延时电路、与逻辑电路；

所述电阻电容延时电路，用于将一级读时钟RCLK1进行迟延得到迟延读信号TCLK；

所述与逻辑电路，将所述一级读时钟RCLK1同所述迟延读信号TCLK相与，得到二级读时钟RCLK2；

所述读时序控制模块，以所述二级读时钟RCLK2作为工作时钟，控制灵敏放大器输出所选地址对应存储单元中的数据。

较佳的，所述数字控制模块，由其内部分频器利用外部时钟SCLK的上升沿进行N倍分频得到一级读时钟RCLK1。