[发明专利]一种Espresso流密码及其变体的硬件实现装置与方法

权利要求书

1.一种Espresso流密码的硬件实现装置，其特征在于，包括控制单元、伽罗瓦型非线性反馈移位寄存器和一个20比特输入的密钥输出函数h(x)；

所述的控制单元包括计数器和状态机，用于协调Espresso算法加载初始状态、初始化内部状态和生成密钥流；所述的控制单元控制加密算法依次经过初始状态载入阶段、初始化阶段和密钥流输出阶段；

所述的计数器共9比特，计数范围为0-511；在复位后清零，此后每个时钟周期加1，计数器用于为状态机提供输入信号；

所述的状态机共4种状态：IDLE、LOAD、INIT和WORK，用于阶段指示；

当装置复位后，状态机进入IDLE状态，随后在下一个时钟周期进入LOAD状态；当状态机指示LOAD状态且计数器为255，在下一个时钟周期进入INIT状态；当状态机指示INIT状态且计数器为511，在下一个时钟周期进入WORK状态，同时9比特的计数器自然溢出；状态机随后保持WORK状态，直到复位信号到来；因此LOAD状态对应初始状态载入阶段，INIT状态对应初始化阶段，WORK状态对应密钥流输出阶段；

所述的伽罗瓦型非线性反馈移位寄存器包括256比特存储结构和14个非线性反馈函数，

所述的256比特储存结构记作x_i,i＝0,1,…,255，共256位；用于存储256位内部状态，

所述的非线性反馈函数记作g_i(x)，表示用于更新x_i，14个非线性反馈函数分别为g₂₅₅(x),g₂₅₁(x),g₂₄₇(x),g₂₄₃(x),g₂₃₉(x),g₂₃₅(x),g₂₃₁(x),g₂₁₇(x),g₂₁₃(x),g₂₀₉(x),g₂₀₅(x),g₂₀₁(x),g₁₉₇(x),g₁₉₃(x)；当状态机指示INIT状态时，装置处于初始化阶段，函数g₂₁₇(x)和g₂₅₅(x)需要分别异或h(x)；

所述14个非线性反馈函数用于更新256比特储存结构的内部状态，更新过程与时钟同步，当时钟上升沿来临时，14个非线性反馈函数同时将当前结果更新在14位256比特储存结构的内部状态中；

14个非线性反馈函数分别为：

所述的20比特输入的密钥输出函数h(x)由组合逻辑电路实现，在FPGA内该组合逻辑电路由查找表资源实现，其用于提取非线性反馈移位寄存器中20个特定位，经过与、或运算，生成密钥流；

所述的h(x)由一个6比特输入线性函数和一个14输入非线性函数构成，实现为：

2.一种Espresso流密码斐波那契型变体Espresso-F的硬件实现装置，其特征在于，包括控制单元、斐波那契型非线性反馈移位寄存器和一个20比特输入的密钥输出函数h(x)；

所述的斐波那契型非线性反馈移位寄存器包括256比特存储结构和2个非线性反馈函数f₂₅₅(x)和f₂₁₇(x)；

所述的斐波那契型非线性反馈移位寄存器中的256比特储存结构与权利要求1中Espresso流密码的硬件实现装置中伽罗瓦型非线性反馈移位寄存器的256比特储存结构相同；

所述2个非线性反馈函数用于更新256比特储存结构的内部状态，更新过程与时钟同步，当时钟上升沿来临时，2个非线性反馈函数同时将当前结果更新在2位256比特储存结构的内部状态中；

所述的2个非线性反馈函数分别实现为：

所述的控制单元、20比特输入的密钥输出函数h(x)与权利要求1中Espresso流密码的硬件实现装置相同。