[发明专利]一种Espresso流密码及其变体的硬件实现装置与方法

说明书

本发明涉及一种Espresso流密码及其变体的硬件实现装置与方法，旨在提供Espresso流密码及其斐波那契型变体Espresso‑F、线性反馈移位寄存器变体Espresso‑L的FPGA硬件实现方案及面积优化方法和吞吐率优化方法，针对不同设计方案的性能参数，为不同应用场景提供参考，使得Espresso流密码在硬件实现上占用面积更小，数据吞吐率更高。

技术领域

本发明涉及一种Espresso流密码及其变体的硬件实现装置与方法，属于通信技术领域。

背景技术

随着第五代移动通信技术的发展，信息服务终端逐渐向边缘化、智能化方向发展，因此新兴应用对无线通信技术的成本、功耗、吞吐率和安全性提出了新的要求。

Espresso流密码是针对5G中高吞吐、低面积场景设计的加密算法，于2015年发布，其在专用芯片上估算占用面积小于1500GE，是同等数量级下运行频率最高的密码。

Espresso密码支持128位密钥，包括256位非线性反馈移位寄存器(NFSR)及其反馈函数和密钥输出函数，与传统的流密码不同的是，Espresso的非线性反馈移位寄存器属于伽罗瓦型，即具有多个并行关系的反馈函数用于状态更新，这样在设计上提升密码的最大运行频率。

边缘互联作为5G通信技术的一大应用，物联网边缘终端急需延时低、吞吐率高、安全性强且设计紧凑的加密算法以保障信息安全，因此Espresso凭借突出优势，将会在该领域广泛应用。目前对Espresso算法的相关研究仅局限于密码学安全分析上，如专利文件CN201480084020.X流加密技术。算法应用必然离不开硬件实现，因此本发明旨在根据Espresso流密码及其变体，针对不同需求的应用场景，包括面积紧凑终端和低延时高吞吐终端，设计相应的硬件实现装置及工作方法。

发明内容

针对现有技术的不足，本发明提供一种Espresso流密码及其变体的硬件实现装置与方法，旨在提供Espresso流密码及其变体的FPGA硬件实现方案及方法，针对不同设计方案的性能参数，为不同应用场景提供参考，Espresso设计更加紧凑，在硬件实现上占用面积更小，运行频率更高。

本发明的技术方案如下：

一种Espresso流密码的硬件实现装置，包括控制单元、伽罗瓦型非线性反馈移位寄存器(GaloisNFSR)和一个20比特输入的密钥输出函数(h(x))；

所述的控制单元包括计数器和状态机，用于协调Espresso算法加载初始状态、初始化内部状态和生成密钥流；所述的控制单元控制加密算法依次经过初始状态载入阶段、初始化阶段和密钥流输出阶段；

所述的计数器共9比特，即计数范围为0-511；在复位后清零，此后每个时钟周期加1，计数器用于为状态机提供输入信号；

所述的状态机共4种状态：IDLE、LOAD、INIT和WORK，用于阶段指示；

当装置复位后，状态机进入IDLE状态，随后在下一个时钟周期进入LOAD状态；当状态机指示LOAD状态且计数器为255，在下一个时钟周期进入INIT状态；当状态机指示INIT状态且计数器为511，在下一个时钟周期进入WORK状态，同时9比特的计数器自然溢出；状态机随后保持WORK状态，直到复位信号到来；因此LOAD状态对应初始状态载入阶段，INIT状态对应初始化阶段，WORK状态对应密钥流输出阶段；

所述的伽罗瓦型非线性反馈移位寄存器(Galois NFSR)包括256比特存储结构和14个非线性反馈函数，

所述的256比特储存结构记作x_i,i＝0,1,…,255，共256位；用于存储256位内部状态，在面积优化方法中，256比特储存结构以触发器(FF)与移位寄存器查找表结合的方式实现，以节省FPGA面积；在吞吐率优化方法中，256比特储存结构完全以触发器(FF)实现，以提升硬件的最大运行频率；