[发明专利]基于多FPGA互联的DUT时钟信号恢复方法及系统在审
| 申请号： | 202011445207.1 | 申请日： | 2020-12-08 |
| 公开（公告）号： | CN112558684A | 公开（公告）日： | 2021-03-26 |
| 发明（设计）人： | 丁群;周缵;江吕锋;刘敢峰 | 申请（专利权）人： | 芯原微电子（上海）股份有限公司;芯原控股有限公司;芯原微电子（南京）有限公司 |
| 主分类号： | G06F1/08 | 分类号： | G06F1/08;G06F1/24 |
| 代理公司： | 上海光华专利事务所(普通合伙) 31219 | 代理人： | 倪静 |
| 地址： | 201203 上海市浦东新区中国(上海)自由*** | 国省代码： | 上海;31 |
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| 摘要： | |||
| 搜索关键词： | 基于 fpga dut 时钟 信号 恢复 方法 系统 | ||
1.一种基于多FPGA互联的DUT时钟信号恢复方法，其特征在于，包括：
用PLL反馈模式锁定互联的每个FPGA内部CLK_IN和CLK_OUT的相位；
将时钟源经过clk_buffer分成多路，经过相同走线长度输入到每个FPGA的专用时钟引脚以作为所述PLL的输入，并输出DUT时钟信号；
判断各FPGA输出的DUT时钟信号是否同相位，在输出的DUT时钟信号为不同相位的情况下，重置各个FPGA的PLL直至各FPGA输出的DUT时钟信号同相位。
2.根据权利要求1所述的方法，其特征在于，所述判断各FPGA输出的时钟信号是否同相位的方式包括：
将互联的多个FPGA中的每个FPGA均与其余的FPGA进行两两组合，每组包括第一FPGA和第二FPGA；
将第一FPGA输出的DUT时钟信号输入第二FPGA中，并与第二FPGA输出的DUT时钟信号进行异或运算，并对运算结果进行采样；若采样结果为高电平，则判断第一FPGA输出的DUT时钟信号和第二FPGA输出的DUT时钟信号不同相位；若采样结果为低电平，则判断第一FPGA输出的DUT时钟信号和第二FPGA输出的DUT时钟信号同相位。
3.一种多FPGA互联的系统，其特征在于，所述系统执行权利要求1和2中任一项所述的基于多FPGA互联的DUT时钟信号恢复方法。
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