[发明专利]基于多FPGA互联的DUT时钟信号恢复方法及系统

说明书

本发明提供基于多FPGA互联的DUT时钟信号恢复方法及系统。所述方法包括：用PLL反馈模式锁定互联的每个FPGA内部CLK_IN和CLK_OUT的相位；将时钟源经过clk_buffer分成多路，经过相同走线长度输入到每个FPGA的专用时钟引脚以作为所述PLL的输入，并输出DUT时钟信号；判断各FPGA输出的DUT时钟信号是否同相位，在输出的DUT时钟信号为不同相位的情况下，重置各个FPGA的PLL直至各FPGA输出的DUT时钟信号同相位。本发明对大型同步逻辑RTL的分割点无特殊要求，尤其适合大型同步逻辑在多个FPGA上的真实功能和性能验证；可以保证原有设计RTL的数据吞吐效率，不增加任何额外时钟级延时，且FPGA具有相当快的运行速度；配合SelectIO使用，可以进行大量信号跨FPGA互传，并且实现后FPGA工程时序易收敛。

技术领域

本发明涉及电子技术领域，特别是涉及基于多FPGA互联的DUT时钟信号恢复方法和系统。

背景技术

在用FPGA验证SOC样机阶段，logic IP规模非常庞大，特别是图像和视频相关的IP，一个FPGA资源无法实现，需要多个FPGA才能实现。

基于FPGA的emulator系统，同样需要把整个DUT分割到多个FPGA上运行。大型同步RTL内部经常是一个DUT_CLK紧密逻辑设计，为了保证RTL验证的一致性，多个FPGA上的逻辑必须跑在一个同频的时钟，不能插入任何DUT_CLK级的延时。

现有技术中，一般的多个FPGA之间跑在异步模式，RTL分割点一般选择具有ready/valid或者req/ack边界处。这样处理是通过增加分割边界block之间的额外cycle latency来实现的，无法保证原有IP设计的数据吞吐效率，对RTL的分割点也有特殊要求，无法适合大型同步逻辑IP，特别是信号路径是一个cycle的紧耦合这种类型逻辑的分割实现和验证。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供基于多FPGA互联的DUT时钟信号恢复方法及系统，解决大型同步RTL分割到多个FPGA上，恢复出相同DUT_CLK的技术问题,并且例举了基于xilinx FPGA selectIO进行互联的多FPGA验证系统中的实现。

为实现上述目的及其它相关目的，本发明的第一方面提供一种基于多FPGA互联的DUT时钟信号恢复方法，包括：用PLL反馈模式锁定互联的每个FPGA内部CLK_IN和CLK_OUT的相位；将时钟源经过clk_buffer分成多路，经过相同走线长度输入到每个FPGA的专用时钟引脚以作为所述PLL的输入，并输出DUT时钟信号；判断各FPGA输出的DUT时钟信号是否同相位，在输出的DUT时钟信号为不同相位的情况下，重置各个FPGA的PLL直至各FPGA输出的DUT时钟信号同相位。

于本发明的第一方面的一些实施例中，所述判断各FPGA输出的时钟信号是否同相位的方式包括：将互联的多个FPGA中的每个FPGA均与其余的FPGA进行两两组合，每组包括第一FPGA和第二FPGA；将第一FPGA输出的DUT时钟信号输入第二FPGA中，并与第二FPGA输出的DUT时钟信号进行异或运算，并对运算结果进行采样；若采样结果为高电平，则判断第一FPGA输出的DUT时钟信号和第二FPGA输出的DUT时钟信号不同相位；若采样结果为低电平，则判断第一FPGA输出的DUT时钟信号和第二FPGA输出的DUT时钟信号同相位。

为实现上述目的及其它相关目的，本发明的第二方面提供一种多FPGA互联的系统，所述系统执行所述基于多FPGA互联的DUT时钟信号恢复方法。