[发明专利]包括半导体图案的半导体装置

说明书

公开了一种半导体装置，所述半导体装置包括第一导线和与第一导线间隔开的第二导线。半导体图案设置在第一导线与第二导线之间。半导体图案包括具有第一导电类型杂质的、设置为与第一导线相邻的第一半导体图案。具有第二导电类型杂质的第二半导体图案设置为与第二导线相邻。第三半导体图案设置在第一半导体图案与第二半导体图案之间。第三半导体图案包括设置为与第一半导体图案相邻的第一区域和设置在第一区域与第二半导体图案之间的第二区域。第一区域和第二区域中的至少一个包括本征半导体层。第一栅极线与第一区域交叉，并且第二栅极线与第二区域交叉。

本申请要求于2020年5月18日在韩国知识产权局提交的第10-2020-0058999号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。

技术领域

本发明构思的示例性实施例涉及包括半导体图案的半导体装置。

背景技术

正在开发用于在基底上设置堆叠结构的技术以提供高度集成的半导体装置。堆叠结构可以包括多个半导体图案。多个半导体图案中的每个可以具有用于保持期望的电特性的最小尺寸。因此，正在进行关于各种技术的研究，这些技术可以保持多个半导体图案的期望的电特性同时使多个半导体图案中的每个的尺寸最小化。

发明内容

本发明构思的示例性实施例提供了具有优异的电特性和高集成度的半导体装置。

根据本发明构思的示例性实施例，半导体装置包括第一导线和与第一导线间隔开的第二导线。半导体图案设置在第一导线与第二导线之间。半导体图案包括设置为与第一导线相邻的第一半导体图案，第一半导体图案具有第一导电类型杂质。第二半导体图案设置为与第二导线相邻。第二半导体图案具有与第一导电类型杂质不同的第二导电类型杂质。第三半导体图案设置在第一半导体图案与第二半导体图案之间。第三半导体图案包括设置为与第一半导体图案相邻的第一区域和设置在第一区域与第二半导体图案之间的第二区域。第一区域和第二区域中的至少一个包括本征半导体层。第一栅极线与第一区域交叉，并且第二栅极线与第二区域交叉。

根据本发明构思的示例性实施例，半导体装置包括堆叠在基底上的多个半导体图案。多个半导体图案中的每个在平行于基底的上表面的第一方向上延伸。多个半导体图案中的每个包括：第一半导体图案，具有第一导电类型杂质；第二半导体图案，具有与第一导电类型杂质不同的第二导电类型杂质；以及第三半导体图案，设置在第一半导体图案与第二半导体图案之间。第三半导体图案包括设置为与第一半导体图案相邻的第一区域和设置在第一区域与第二半导体图案之间的第二区域。第一区域和第二区域中的至少一个包括本征半导体层。第一导线连接到多个半导体图案。多条第二导线与第一导线间隔开。多条第二导线中的每条在平行于基底的上表面且与第一方向交叉的第二方向上延伸。第二导线中的每条连接到多个半导体图案中的对应的半导体图案。第一栅极线设置为与多个半导体图案相邻并且在与第一方向和第二方向交叉的第三方向上延伸。第二栅极线设置为与多个半导体图案相邻。第二栅极线在第三方向上延伸并且平行于第一栅极线。第一栅极线与第一区域交叉，并且第二栅极线与第二区域交叉。

根据本发明构思的示例性实施例，半导体装置包括设置在基底上的多个半导体图案。多个半导体图案中的每个在平行于基底的上表面的第一方向上延伸。多个半导体图案在与第一方向交叉的第二方向上布置。多个半导体图案中的每个包括：第一半导体图案，具有第一导电类型杂质；第二半导体图案，具有与第一导电类型杂质不同的第二导电类型杂质；以及第三半导体图案，设置在第一半导体图案与第二半导体图案之间。第三半导体图案包括设置为与第一半导体图案相邻的第一区域和设置在第一区域与第二半导体图案之间的第二区域。第一区域和第二区域中的至少一个包括本征半导体层。第一导线连接到多个半导体图案。多条第二导线与第一导线间隔开。多条第二导线中的每条在与第一方向和第二方向交叉的第三方向上延伸。第二导线中的每条连接到多个半导体图案中的对应的半导体图案。第一栅极线设置为与多个半导体图案相邻并且在第二方向上延伸。第二栅极线设置为与多个半导体图案相邻。第二栅极线在第二方向上延伸并且平行于第一栅极线。第一栅极线与第一区域交叉，并且第二栅极线与第二区域交叉。

附图说明