[发明专利]一种用于FPGA型时间数字转换器的延迟线校准电路

说明书

本发明公开了一种用于FPGA型时间数字转换器的延迟线校准电路，所述延迟线校准电路由环形振荡器电路、控制电路、CAL_RAM与LUT_RAM存储单元组成；所述环形振荡器电路由复位信号控制起振，用于生成标定用的随机脉冲信号；所述控制电路通过有限状态机控制CAL_RAM和LUT_RAM的读写，完成延迟线的标定和计数值的累加；所述CAL_RAM和LUT_RAM电路通过调用Block RAM IP核实现，在标定状态下，CAL_RAM用于对延迟线中各延迟单元处出现跳变的次数进行存储；在累加状态下，LUT_RAM用于对跳变次数的累加值进行存储。本发明可移植性好、能够快速对延迟线进行在线校准的校准电路，降低温度/电压对延迟线延时的影响，提高了TDC的测量精度。

技术领域

本发明涉及集成电路测量领域，尤其涉及一种用于FPGA型时间数字转换器的延迟线校准电路。

背景技术

高精度时间间隔测量技术不论在分子生物学、核物理探测和天文观测等理论研究领域，还是在激光测距、高精度定位和食品药品安全监测等工程实践领域都有着广泛的应用，其对国民经济与国防工业建设意义重大。

时间数字转换(TDC)技术是高精度时间间隔测量的重要手段，它可以直接将时间量转换成数字量，具有精度高、抗干扰能力强等优点。大多数工业级的时间数字转换器主要使用专用集成电路(ASIC)实现。与此相比，基于现场可编程门阵列(FPGA)的TDC有着成本低、开发周期短等优点。同时，随着集成电路工艺节点的持续缩减，FPGA内部连线和逻辑单元的延迟越来越小，使得该类TDC同样可以达到很高的测量精度。

在基于FPGA的时间数字转换器中，一般通过构造延迟线对时间间隔进行内插，提高测量的精度。然而，延迟线中延迟单元的延时并不是固定的，而是会随着温度和电压的变化而改变。文献[1]的研究结果表明，在Virtex-4 FPGA中，TDC延迟单元的延时变化率为0.047ps/℃。若不进行适当补偿，当测试环境温度从30℃升高到80℃时，测量精度则从10ps下降到70ps。为了减小温度/电压变化对TDC测量精度的影响，文献[2]提出了一种用于延迟线校准电路的Wave Union方法对延迟线进行在线校准，但在具体实现该方法时，使用了FPGA外部晶体振荡器提供标定所需的随机信号，导致该校准电路的可移植性较差；文献[3]基于统计学原理，设计了一种采用双相位延迟线的流水线型在线校准电路。该电路虽然有效提高了校准的精度，但需要很大的先进先出(FIFO)存储深度才能满足标定次数的要求，在一定程度上限制了校准精度的提升。

参考文献

[1]Wang J,Liu S,Shen Q,et al.A Fully Fledged TDC Implemented inField-Programmable Gate Arrays[J].IEEE Transactions on Nuclear Science,2010,57(2):446-450.

[2]Wu J,Shi Z.The 10-ps wave union TDC:Improving FPGA TDC resolutionbeyond its cell delay[C].IEEE Nuclear Science Symposium Conference Record,Dresden,Germany,2008:3440-3446.

[3]Won J Y,Kwon S I,Yoon H S,et al.Dual-Phase Tapped-Delay-Line Time-to-Digital Converter With On-the-Fly Calibration Implemented in 40nm FPGA[J].IEEE Transactions on Biomedical CircuitsSystems,2016,10(1):231-242.

发明内容