[发明专利]存储器器件的控制电路

说明书

本公开涉及存储器器件的控制电路。一种电路包括跟踪字线、电源开关、跟踪位线、感测电路。电源开关耦合在跟踪字线和第一节点之间。电源开关被配置为响应于通过跟踪字线发送到电源开关的时钟脉冲信号而使第一节点上的电压电平放电。跟踪位线耦合在第一节点和存储器阵列中的多个跟踪单元之间。感测电路耦合在第一节点和第二节点之间。感测电路被配置为响应于第一节点上的电压电平低于感测电路的阈值电压值而生成负位线使能信号。

技术领域

本公开总体涉及存储器器件的控制电路。

背景技术

静态随机存取存储器(SRAM)通常用于集成电路中。嵌入式SRAM在高速通信、图像处理和片上系统(SOC)应用中特别受欢迎。SRAM单元具有无需刷新即可保存数据的优点。通常，SRAM单元包括两个传输门晶体管，通过它们可以从SRAM单元读取位或将位写入到SRAM单元中。

SRAM位单元可起作用的最低VDD电压(高电源电压)称为Vccmin。在Vccmin附近具有低单元VDD减少泄漏电流，并还减少读取翻转的发生率。另一方面，具有高单元VDD提高成功写入操作的概率。因此，Vccmin受写入操作的限制。

发明内容

根据本公开的一个实施例，提供了一种电路，包括：跟踪字线；电源开关，耦合在所述跟踪字线和第一节点之间，所述电源开关被配置为响应于通过所述跟踪字线发送到所述电源开关的时钟脉冲信号而使所述第一节点上的电压电平放电；跟踪位线，耦合在所述第一节点和存储器阵列中的多个跟踪单元之间；以及感测电路，耦合在所述第一节点和第二节点之间，所述感测电路被配置为响应于所述第一节点上的电压电平低于所述感测电路的阈值电压值而生成负位线使能信号。

根据本公开的另一实施例，提供了一种半导体器件，包括：写入驱动器，被配置为向存储器阵列提供位线电压和补码位线电压；写入辅助电路，与所述写入驱动器相耦合，所述写入辅助电路被配置为响应于负位线触发信号而将位线或补码位线上的一个电压电平下拉至瞬态负电压电平；以及时序控制电路，与所述写入辅助电路相耦合，其中，所述时序控制电路包括与所述存储器阵列中的字线上的第一延迟有关的跟踪字线以及与所述存储器阵列中的位线上的第二延迟有关的跟踪位线，所述时序控制电路被配置为参考所述第一延迟和所述第二延迟，响应于时钟脉冲信号而生成所述负位线触发信号。

根据本公开的又一实施例，提供了一种用于形成半导体器件的方法，包括：通过跟踪字线发送时钟脉冲信号；响应于所述时钟脉冲信号而使第一节点上的电压电平放电，所述第一节点耦合到跟踪位线；响应于所述第一节点上的电压电平低于感测电路的阈值电压值而生成负位线使能信号；以及根据所述负位线使能信号生成负位线触发信号。

附图说明

在结合附图阅读时，可以从下面的具体实施方式最佳地理解本公开的各方面。注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可被任意增大或减小。

图1是示出根据本公开的各种实施例的存储器器件的示意图。

图2是示出根据一些实施例的图1的位单元、写入驱动器、选择电路和写入辅助电路的结构的示例图。

图3是示出根据一些实施例的图1的时序控制电路和相关组件的结构的示例图。

图4是示出根据一些实施例的图3的时序控制电路中的时间和相对信号上的电压电平之间的关系的信号波形图。

图5是示出根据一些实施例的写入操作失败的另一示例中的时间和相对信号上的电压电平之间的关系的信号波形图。

图6A是示出根据一些实施例的图1的存储器器件的布局的布局图。

图6B是示出根据一些实施例的存储器器件的另一布局的另一布局图。

具体实施方式