[发明专利]异步数字校正电路、方法、设备、存储介质

权利要求书

1.一种异步数字校正电路，用于对带外接上拉电阻的IIC总线断电后将所述上拉电阻断电时产生的信号误判断为起始信号而出现时钟误打开的情况进行异步校正，其特征在于，包括：

计数单元，在所述上拉电阻的电源被关闭后，对时钟进行倒计时计数并在预设范围内产生输出结果；

比较单元，将所述计数单元的所述输出结果与预定值进行比较，并在满足预定条件的情况下，输出比较结果；

异步触发单元，根据所述比较单元输出的所述比较结果，输出异步触发信号；

时钟控制模块，包括至少一级触发器，所述异步触发单元输出的所述异步触发信号经过所述至少一级触发器产生发送给模拟电路的时钟使能信号，

时钟关闭单元，将所述比较单元输出的所述比较结果传输至所述异步触发单元，并使经过所述时钟控制模块产生的所述时钟使能信号清零以关闭所述时钟。

2.如权利要求1所述的异步数字校正电路，其特征在于，

所述计数单元在SCL上升沿、SCL下降沿、IIC起始信号至少一者为预定输出值时被清零。

3.如权利要求1所述的异步数字校正电路，其特征在于，

所述预定条件为所述计数单元的输出结果与所述预定值相等。

4.如权利要求1所述的异步数字校正电路，其特征在于，

所述至少一级触发器至少包括四级触发器。

5.如权利要求1所述的异步数字校正电路，其特征在于，

所述计数单元为8bit计数器，计数范围为0～2^8-1；

所述预定值为自定义8bit数值。

6.一种异步数字校正方法，用于对带外接上拉电阻的IIC总线断电后将所述上拉电阻断电时产生的信号误判断为起始信号而出现时钟误打开的情况进行异步校正，其特征在于，包括：

计数步骤，在所述上拉电阻的电源被关闭后，对时钟进行倒计时计数并在预设范围内产生输出结果；

比较步骤，将所述计数步骤的所述输出结果与预定值进行比较，并在满足预定条件的情况下，输出比较结果；

异步触发步骤，根据所述比较步骤输出的所述比较结果，输出异步触发信号；

时钟控制步骤，通过至少一级触发器传输信号，所述异步触发步骤输出的所述异步触发信号经过所述至少一级触发器产生发送给模拟电路的时钟使能信号，

时钟关闭步骤，将所述比较步骤输出的所述比较结果传输至所述异步触发步骤，并使经过所述时钟控制步骤产生的所述时钟使能信号清零以关闭所述时钟。

7.如权利要求6所述的异步数字校正方法，其特征在于，

所述计数步骤中，计数单元在SCL上升沿、SCL下降沿、IIC起始信号至少一者为预定输出值时被清零。

8.如权利要求6所述的异步数字校正方法，其特征在于，

所述预定条件为所述计数步骤中的输出结果与所述预定值相等。

9.如权利要求6所述的异步数字校正方法，其特征在于，

所述至少一级触发器至少包括四级触发器；

所述计数步骤中的计数范围为0～2^8-1；

所述预定值为自定义8bit数值。

10.一种计算机设备，包括存储器和处理器，所述存储器中存储有计算机程序，所述处理器执行所述计算机程序时实现如权利要求6-9中任一项所述的方法。

11.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如权利要求6-9中任一项所述的方法。