[发明专利]异步数字校正电路、方法、设备、存储介质

说明书

本公开提供了一种异步数字校正电路、方法、设备、存储介质。异步数字校正电路，用于对带外接上拉电阻的IIC总线，包括：计数单元，在所述上拉电阻的电源被关闭后，对时钟进行倒计时计数；比较单元，将所述计数单元的输出结果与预定值进行比较，并在满足预定条件的情况下，输出比较结果；异步触发单元，根据所述比较单元输出的所述比较结果，输出异步触发信号；时钟控制模块，经过至少一级触发器产生发送给模拟电路的时钟使能信号。本公开可以实现自动将时钟关闭，达到节约功耗的技术效果。

技术领域

本公开涉及数字电路技术领域，尤其涉及一种异步数字校正电路、方法、设备、存储介质。

背景技术

IIC即Inter-Integrated Circuit(集成电路总线)，这种总线类型是八十年代初设计出来的串行数据总线，常用于近距离低速设备之间的通信，是最广泛使用的协议之一。IIC的主要构成只有两个双向的信号线，一个是数据线SDA(Serial Data Line)，一个是时钟线SCL(Serial Clock Line)。通信时，主设备(master)产生时钟在SCL时钟线，产生起始信号和停止信号。从设备(slave)根据时钟的上升沿识别数据并返回ACK(Acknowledge，应答)信号。

对于需要用到IIC总线的低功耗数模混合电路，一般只在设备上电后配置系统时需要用到数字电路，模拟电路正常工作后，如果数字电路的时钟一直保持打开状态，动态功耗会非常大，严重影响低功耗电路的续航能力，因此在不需要用到数字电路时，将其时钟关闭。

一般的技术方案中，主设备通过IIC总线往数字电路(从设备)写数据，当数字电路(从设备)检查到IIC总线产生了起始信号，会将数字电路的时钟打开；当数字电路(从设备)检查到IIC总线产生了停止信号，会将数字电路的时钟关闭。

在大多数情况下，由于IIC接口采用Open Drain(漏极开路)，器件本身只能输出低电平，无法主动输出高电平，只能通过外部上拉电阻将信号线拉至高电平，因此SCL和SDA都需要上拉电阻才能正常工作。

对于外接上拉电阻的电路，还存在设备以及上拉电阻电源不一致的情况。设备进入低功耗状态下，设备会关闭上拉电阻的电源以节约功耗。由于总线电容的存在，放电时间为微秒级，数字电路(从设备)会误将上拉电阻断电时产生的信号误判断为起始信号，导致数字电路将时钟误打开，无法起到节约功耗的目的。

发明内容

本公开正是为了解决上述课题而完成，其目的在于提供一种自动将时钟关闭，达到节约功耗的技术效果的异步数字校正电路、方法、设备、存储介质。

本公开提供该发明内容部分以便以简要的形式介绍构思，这些构思将在后面的具体实施方式部分被详细描述。该发明内容部分并不旨在标识要求保护的技术方案的关键特征或必要特征，也不旨在用于限制所要求的保护的技术方案的范围。

为了解决上述技术问题，本公开实施例提供一种异步数字校正电路，用于对带外接上拉电阻的IIC总线断电后出现时钟误打开的情况进行异步校正，包括：

计数单元，在所述上拉电阻的电源被关闭后，对时钟进行倒计时计数；

比较单元，将所述计数单元的输出结果与预定值进行比较，并在满足预定条件的情况下，输出比较结果；

异步触发单元，根据所述比较单元输出的所述比较结果，输出异步触发信号；

时钟控制模块，经过至少一级触发器产生发送给模拟电路的时钟使能信号。

为了解决上述技术问题，本公开实施例还提供一种异步数字校正方法，用于对带外接上拉电阻的IIC总线断电后出现时钟误打开的情况进行异步校正，包括：

计数步骤，在所述上拉电阻的电源被关闭后，对时钟进行倒计时计数；